JPH0656969B2 - ベースバンド制御通過帯域等化回路配置 - Google Patents

ベースバンド制御通過帯域等化回路配置

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JPH0656969B2
JPH0656969B2 JP59094395A JP9439584A JPH0656969B2 JP H0656969 B2 JPH0656969 B2 JP H0656969B2 JP 59094395 A JP59094395 A JP 59094395A JP 9439584 A JP9439584 A JP 9439584A JP H0656969 B2 JPH0656969 B2 JP H0656969B2
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ジヨルジユ・ボネロ
ロ−レン・ブ−ルジエアド
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テレコミュニカシオン ラジオエレクトリック エ テレホニク テ アール テ
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L27/01—Equalisers

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Description

【発明の詳細な説明】 本発明は搬送周波数の変調により伝送されたデータ信号
のベースバンド補正回路と、これら搬送波変調されたデ
ータ信号をベースバンド信号に変換する搬送波再生回路
と共働する第１復調回路と、ベースバンド信号の推定エ
ラーに応答し前記補正回路に設けられた可変素子に作用
する制御回路とを具えるベースバンド制御通過帯域等化
回路配置に関するものである。
この種の等化回路配置は例えば特に無線リンクによる伝
送を行う高速デイジタル伝送システムの受信機のような
分野に特に重要である。デイジタル伝送を高速で行うた
めには搬送周波数の２つの直交成分を位相変調及び振幅
変調（特に１６QAM変調の場合）する。この場合受信機
としては処理すべきデータ信号を中間周波信号とし、従
つて処理すべき搬送周波数をこの中間周波数とする。
かかる回路配置は米国特許第３，８７８，４６８号明細
書に記載されている。この既知の回路配置ではデータ信
号を補正するために先ず最初２つの信号路、即ち同相信
号路及び直交信号路を形成し、次いでこれら信号路の信
号をサンプルした後に信号路の各々に設けられた等化回
路に供給する必要がある。かかる従来の回路配置は、信
号路の各々に等化回路を設けるために構成が複雑になる
と共にサンプリングが通過帯域（搬送周波数）の信号に
影響を及ぼすようになる。実際上サンプリング瞬時のエ
ラーによつて制御回路が好適に作動するのを妨害するよ
うになる。
本発明の目的は、かかる従来の回路配置の主な欠点を除
去し、サンプリングを不必要とし得るように適切に構成
配置した上述した種類の等化回路配置を提供せんとする
にある。
本発明は搬送周波数の変調により伝送されたデータ信号
のパスバンド補正回路と、これら搬送波変調されたデー
タ信号をベースバンド信号に変換する搬送波再生回路と
共働する第１復調回路と、ベースバンド信号の推定エラ
ーに応答し前記補正回路に設けられた可変素子に作用す
る制御回路とを具えるベースバンド制御通過帯域等化回
路配置において、前記補正回路によつて、次式 （こゝにｒｍ，ｍ，ρｊ，φｊは可変素子、τｊ，τ
ｍは定遅延、Ｍ，Ｎは定数）に従つて時間ｔの連続関数
である通過帯域入力信号ｘ(t)に応答して時間ｔの連続
関数である通過帯域出力信号を発生するようにしたこと
を特徴とする。
本発明の好適な例において、等化回路配置には前記第１
復調回路の上流に配設された増幅器を更に設け、該増幅
器は少くとも１方の座標を有する信号の部分を平均で一
定となるレベルで最大公称値よりも大きく保持する利得
制御素子に接続された利得制御装置を具えるようにす
る。
本発明回路配置によれば通過帯域補正回路の可変素子の
値が搬送波再生回路の状態により影響されない利点を有
する。かかる利点のため、1983年３月７日に本願人によ
り出願されたフランス国特許願第８３０３６８８号に記
載された搬送波再生回路を主として用いる復調器に関連
し、ＡＧＣ回路を具えるかかる回路配置は再生された搬
送波と受信した搬送波との間が同期されていない場合で
も等化を行うようになる。
又、本発明によれば搬送波再生回路によつて等化を行い
得る他の利点がある。
本発明の好適な例では補正フイルタを搬送波周波数で作
動する可変素子により構成する。
かかる好適例によれば同相信号路及び直交信号路を設け
る必要はなく、従つてこれら信号路の各々に等化回路を
設ける必要はない。
本発明の他の好適な例では通過帯域補正回路を、搬送波
周波数の発振回路と共働する第２復調回路と、該第２復
調回路の出力信号に作用する等化回路と、前記予定周波
数の発振回路と共働し前記第１復調回路の入力信号を発
生する変調回路とで構成し得るようにする。
かように構成することによつて等化回路を低い周波数で
作動させることができ、これにより多数の可変素子を必
要とするも補正回路の構成を簡単化し、しかも等化回路
の可変パラメータを搬送波再生回路の状態に対し無関係
に保持することができる。
図面につき本発明を説明する。
第１図に示す本発明等化回路配置ではその入力端子１に
搬送波の位相変調及び振幅変調を示す入力信号を供給す
る。この信号は雑音を受けて伝送中に歪むようになる。
復調器２によつて好適な復調を行うためには通過帯域補
正回路３を設け、その入力端子を装置の入力端子１に接
続し、出力端子５を復調器２の入力端子に接続する。こ
の復調器２の出力端子Ｐ及びＱの出力信号は出力端子５
の信号の振幅を発振器１０の出力信号の同相成分Ｐ及び
直交成分Ｑに夫々投影されたものである。
処理装置１１によつて補正信号を低域通過フイルタ１２
を経て発振器１０に供給し、この目的のため処理回路１
１は周波数制御特性を具える。即ちこの処理装置１１に
よつて更にその出力端子１５にベースバンドデータを供
給すると共に制御回路２０にもベースバンド信号を供給
し、この制御回路２０によつて通過帯域補正回路３の可
変素子を制御する。
本発明によれば通過帯域補正回路によつて通過帯域出力
信号ｖ(t)を発生する。この出力信号ｖ(t)は時間ｔの連
続関数であり、これも時間ｔの連続関数である通過帯域
入力信号ｘ(t)に応答し、次式で表わすことができる。
こゝにｒｍ，ｍ，ρｊ，φｊは可変素子、τｊ及びτ
ｍは定遅延、Ｍ，Ｎは定数である。
第２ａ図は２ｃ図に示す本発明等化回路配置に使用する
に好適な補正回路を示し、本例ではこれをトランスバー
サルフイルタＦＴとする。この場合には上記式(1)の全
部のｍに対してｒｍ＝０とするものとする。この補正回
路は遅延τ１，τ２，τ３，---τＮを夫々発生するＮ
個の遅延素子の縦続接続配置により構成する。入力端子
１と遅延τ１を発生する遅延素子との間に口出タツプを
設け、この口出タツプに可変パラメータρ０倍の乗算素
子及び可変量φ０の移送器を直列に接続する。同様に遅
延素子（τ１，τ２），（τ２，τ３），（τ３，--
-）（---，τＮ）間及び遅延素子（τＮ）の出力端子に
夫々口出タツプを設け、これら口出タツプの各々にも可
変乗算素子（ρ１，ρ２，ρ３，---，ρＮ）及び可変
移相器（φ１，φ２，φ３，---φＮ）を夫々直列接続
する。又、加算器２０によつてこれら口出タツプから出
力端子５に到来する信号を夫々加算する。
第２ｂ図は第２ｃ図に示す本発明等化回路配置に使用す
るに好適な他の補正回路を示し、この補正回路は即ち上
記式(1)においてｊ＝１乃至Ｎの全部に対し、ρｊ＝０
及びτ０＝０とした場合の巡回形伝達機能を有する補正
回路とする。巡回形構体の安定性をチエツクする全ての
問題を回避するために単一の遅延素子を有する構体の縦
続接続配置を用いる。この構体は加算器２１を具え、そ
の出力端子を装置の出力端子５に接続すると共に可変位
相器（）、可変パラメータ倍の乗算素子（ｒ）及び遅
延素子（τ）を経て加算器２１の他方の入力端子に接続
し、その１方の入力端子を装置の入力端子１に接続す
る。
第２ｃ及び２ｄ図に示す補正回路はトランスバーサルフ
イルタＦＴとこれに縦続接続された巡回形構体ＦＲ′
（第２ｄ図）とで構成する。
第２ｅ図は標準構体を有する補正回路を示す。この構体
は縦続接続の遅延素子（τ′，τ″，---）を具える。
この縦続接続配置を用いてトランスバーサル構体と巡回
構体とを同時に構成する。即ちトランスバーサル構体
は、上記遅延素子の縦続接続配置のほかに、加算器２２
を具え、これにより縦続接続遅延素子の種々の口出タツ
プに接続され可変移送素子φ′，φ″，---及び可変乗
算素子ρ′，ρ″，---を有する数個の支路から到来す
る信号を加算し得るようにする。又巡回形構体は、上記
遅延素子の縦続接続配置のほかに、加算器２３を具え、
その出力端子を加算器２２の入力端子に接続し、これに
より入力端子１の信号と可変移相素子及び可変乗算素
子ｒが挿入された関連の支路から到来する信号とを加算
し得るようにする。
第２ｆ図はベースバンドで作動し、しかも上記式(1)を
満足する補正回路を示す。本例補正回路は、先ず最初直
交復調器３０を具え、その構成を以下に説明する。この
復調器は既知のように２個の単位復調器３１及び３２を
具え、その１方の入力端子を共に装置の入力端子１に接
続し、復調器３１の他方の入力端子を水晶発振器３５の
出力端子に接続し、復調器３２の他方の入力端子を、発
振器３５の出力信号を９０゜に亘り推移する移相器３６
の出力端子に接続する。この復調器３０の出力Ｐを復調
器３１の出力で構成し、復調器３０の出力Ｑを復調器３
２の出力で構成する。回路４０，４１，４２及び４３は
可変パラメータ等化回路を示し、これら等化回路は第２
ａ図乃至２ｅ図に示すトランスバーサル形、巡回形又は
その組合せ形のものとすることができる。
等化回路４０及び４１の入力端子を復調器３０の出力端
子Ｐに接続し、等化回路４２及び４３の入力端子を復調
器３０の出力端子Ｑに接続する。等化回路４０及び４２
の出力端子を信号加算器４５の入力端子に接続し、等化
回路４１及び４３の出力端子を他方の信号加算器４６の
入力端子に接続する。加算器４５，４６の出力信号を直
交変調器５０により発振器３５の周波数の搬送波で再び
変調する。この変調器５０を２個の単位変調器５７及び
５８で構成する。変調器５７の２個の入力端子を加算器
４５の出力端子及び発振器３５の出力端子に夫々接続
し、変調器５８の２個の入力端子を加算器４６の出力端
子及び発振器３５の出力信号を９０゜に亘り推移する移
相器６０に夫々接続する。これら変調器５７及び５８の
出力端子を加算器６２の入力端子に接続し、加算器６２
の出力端子を装置の出力端子５に接続する。
種々の可変素子ρｊ，φｊ，ｒｍ及びｍは制御回路２
０により、以下に詳細に説明するようにグラデイエント
アルゴリズムから導出したアルゴリズムを用いて制御し
ベースバンドの平均２乗誤差を最小にし得るようにす
る。
種々の可変素子は瞬時エラーに応答し以下に示すよう
に調整する。
ρj(ｋ＋１)＝ρj(ｋ)−Ａ[,∂/∂ρj] φj(ｋ＋１)＝φj(ｋ)−Ｂ[,∂/∂φj] γm(ｋ＋１)＝γm(ｋ)−Ｃ[,∂/∂γM]m (ｋ＋１)＝m(ｋ)−Ｄ[,∂/∂m] ここに指標ｋは関連するパラメータの現在の値を示し、
ｋ＋１はこのパラメータの更新された（次の）値を示
し、Ａ，Ｂ，ＣおよびＤは例えば次に示す関数とする。
A(,)＝δsgn(.)＝Ｃ(,) B(,)＝εsgn(.)＝Ｄ(,) δ及びεは正の定数であり、関数sgnは次に示すものと
する。
或いは又、 δ及びεは正の定数とする。
本発明等化回路配置の好適な例を詳細に説明する前に、
１６ＱＡＭ変調の原理を説明する。この１６ＱＡＭ変調
は本発明等化回路配置の入力端子に供給される信号に対
して用いられる変調方法である。
この１６ＱＡＭ変調を１６状態変調とする。即ちこれら
１６変調状態を第３図にＥ１，Ｅ２，Ｅ３，---Ｅ１６
で示す。変調状態Ｅ１は信号成分Ｐ及びＱに関連する振
幅“１”の信号によつて特徴付けられ、変調状態Ｅ３は
信号成分Ｐ及びＱに関連する振幅“３”の信号によつて
特徴付けられ、変調状態Ｅ２は信号成分Ｐ及びＱに夫々
関連する振幅“３”及び“１”の信号によつて特徴付け
られ、変調状態Ｅ４は信号成分Ｐ及びＱに夫々関連する
振幅“１”及び“３”の信号によつて特徴付けられる。
変調状態Ｅ５，Ｅ６，Ｅ７及びＥ８は信号成分Ｑに関連
し、変調状態Ｅ１，Ｅ４，Ｅ３及びＥ２に対し夫々対称
とする。又、変調状態Ｅ９，Ｅ１０，Ｅ１１，Ｅ１２，
Ｅ１３，Ｅ１４，Ｅ１５及びＥ１６は信号成分Ｐに関連
し変調状態Ｅ５，Ｅ８，Ｅ７，Ｅ６，Ｅ１，Ｅ４，Ｅ３
及びＥ２に対し夫々対称とする。
第４図は本発明等化回路配置の好適な例を示し、図中第
１及び２図に示す構成素子と同一の構成素子には同一の
符号を付して示す。
本例では補正回路３を２部分即ちトランスバーサル構体
を有する第１部分３ａ及び巡回形構体を有する第２部分
３ｂで構成する。このトランスバーサル構体を有する第
１部分３ａは可変移相素子φ及び可変パラメータρ倍の
乗算素子を具える。移相素子φの出力端子を時間遅延τ
を発生する遅延素子を経て加算器２０′の１方の入力端
子に接続する。乗算素子ρの出力端子を加算器２０′の
他方の入力端子に接続する。巡回形構体を有する第２部
分３ｂは加算器２１′を具え、その１方の入力端子を加
算器２０′の出力端子に接続し、加算器２１′の出力端
子を装置の出力端子５に接続する。又、加算器２１′の
出力端子をその他方の入力端子に、移相素子、乗算素
子ｒ及び時間遅延τを発生する他の遅延素子を経て接続
する。これら両部分３ａ及び３ｂは次に示す伝達関数Ｇ
(ν)及びＨ(ν)を夫々有する。
この時間遅延τを適宜選定してこれらフイルタの伝達関
数が周波数帯域1/τ＞1/T（こゝに1/Tは変調速度に等し
い）で単一極又は単一零のみを示し得るようにする。
又、時間遅延τの倍数瞬時に装置の入力端子１の信号を
直線性とするためにこの遅延を期間Ｔの1/2、従つてτ
＝T/2とする。
装置の出力端子５と復調器２の入力端子との間にＡＧＣ
（自動利得制御）増幅器６０を設け、その利得を伝送さ
れた信号の統計量に従つて制御される自動利得制御素子
６１によつて決めるようにする。
第５図は処理回路１１を詳細に示す。この処理回路は前
述のフランス国特許願第８３０３６８８号に記載されて
いる。この処理回路１１は帯域決定回路１１０を具え、
この回路１１０には加算器１１５を設け、その両入力端
子を直交復調器２の出力端子Ｐ及びＱに接続すると共に
その出力端子を決定回路１１６に接続し、且つ減算器１
１７を設け、その（＋）入力端子を直交復調器２の出力
端子Ｑに接続し、（−）入力端子を復調器２の出力端子
Ｐに接続し、減算器１１７の出力端子を決定回路１１８
に接続する。又、帯域決定回路110には決定回路１１９
を設け、その入力端子を復調器２の出力端子Ｑに接続
し、且つ決定回路１２０を設け、その入力端子を復調器
２の出力端子Ｐに接続する。これら決定回路１１６，１
１８，119及び１２０によつてその入力側の信号が
“０”よりも大きい場合に論理値“１”の信号を発生
し、入力側の信号が“０”よりも小さい場合に論理値
“０”を発生する。この出力側の論理値は状態信号の種
々の状態が現われる速度で発生する。この目的のため、
既知のようにクロツク信号発生器１２５を設け、これに
より発生速度を表わす信号Ｈを発生すると共にこれらク
ロツク信号Ｈを種々の決定回路１１６，１１８，１１９
及び１２０に供給する。又、帯域決定回路１１０には次
に示す決定回路をも設ける。
決定回路１３０；その入力端子を前記出力端子Ｑに接
続して入力信号が“＋３”よりも大きい場合に論理信号
“１”を発生し、入力信号が“＋３”よりも小さい場合
に論理信号“０”を発生する。
決定回路１３１；その入力端子を前記出力端子Ｑに接
続して入力信号が“−３”よりも小さい場合に論理信号
“１”を発生し、入力信号が“−３”よりも大きい場合
に論理信号“０”を発生する。
決定回路１３２；その入力端子を前記出力端子Ｐに接
続して入力信号が“＋３”よりも大きい場合に論理信号
“１”を発生し、入力信号が“＋３”よりも小さい場合
に論理信号“０”を発生する。
決定回路１３３；その入力端子を前記出力端子Ｐに接
続して入力信号が“−３”よりも小さい場合に論理信号
“１”を発生し、入力信号が“−３”よりも大きい場合
に論理信号“０”を発生する。
決定回路１３４；その入力端子を前記出力端子Ｑに接
続して入力信号が“＋２”よりも大きい場合に論理信号
“１”を発生し、入力信号が“＋２”よりも小さい場合
に論理信号“０”を発生する。
決定回路１３５；その入力端子を前記出力端子Ｑに接
続して入力信号が“−２”よりも小さい場合に論理信号
“１”を発生し、入力信号が“−２”よりも大きい場合
に論理信号“０”を発生する。
決定回路１３６；その入力端子を前記出力端子Ｐに接
続して入力信号が“＋２”よりも大きい場合に論理信号
“１”を発生し、入力信号が“＋２”よりも小さい場合
に論理信号“０”を発生する。
決定回路１３７；その入力端子を前記出力端子Ｐに接
続して入力信号が“−２”よりも小さい場合に論理信号
“１”を発生し、入力信号が“−２”よりも大きい場合
に論理信号“０”を発生する。
これら決定回路により供給される論理信号を基にして種
々の論理回路によつて種々の帯域を決めるようにする。
又、帯域決定回路１１０の排他的ＯＲゲート１４０，１
４１及び１４２によつて帯域Ｘを決める。排他的ＯＲゲ
ート１４２の２個の入力端子のうちの１方の入力端子を
排他的ＯＲゲート１４０の出力端子に接続し、他方の入
力端子を排他的ＯＲゲート１４１の出力端子に接続す
る。ゲート１４０の２個の入力端子を決定回路１１９及
び１２０の出力端子に接続し、ゲート１４１の２個の入
力端子を決定回路１１６及び１１８の出力端子に接続す
る。これら帯域Ｘは座標軸Ｐ及びＱと、式ｐ＋ｑ＝０及
びｐ−ｑ＝０（こゝにｐは横座標値、ｑは縦座標値）の
座標とによつて制限される。
又、ＯＲゲート１４５，１４６及び１４７と排他的ＯＲ
ゲート１４８と、排他的ＯＲゲート142の反転出力とに
よつて帯域Ｙを決める。即ちゲート１４８の１方の入力
端子を排他的ＯＲゲート１４２の出力端子に接続し、他
方の入力端子をＯＲゲート１４７の出力端子に接続す
る。ＯＲゲート１４７の１方の入力端子をＯＲゲート１
４５の出力端子に接続し、他方の入力端子をＯＲゲート
１４６の出力端子に接続する。ＯＲゲート145の２個の
入力端子を決定回路１３０及び１３１の出力端子に接続
し、ＯＲゲート１４６の２個の入力端子を決定回路１３
２及び１３３の出力端子に接続する。Ｐ，Ｑ面ではこれ
ら帯域Ｙを座標軸Ｐ，Ｑ及びラインｐ＋ｑ＝０及びｐ−
ｑ＝０と、ラインｐ＝３、ｐ＝−３、ｑ＝３及びｑ＝−
３により画成される正方形とによつて制限する。
更にＯＲゲート１５０，１５１及び１５２と、ゲート１
４２と共働する排他的ＯＲゲート１５３とによつて帯域
Ｚを決める。即ちゲート１５３の１方の入力端子を排他
的ＯＲゲート１４２の出力端子に接続し、他方の入力端
子をＯＲゲート152の出力端子に接続する。ゲート１５
２の１方の入力端子をゲート１５０の出力端子に接続
し、他方の入力端子をゲート１５１の出力端子に接続す
る。ＯＲゲート１５０の２個の入力端子を決定回路１３
４及び１３５の出力端子に接続し、ＯＲゲート１５１の
２個の入力端子を決定回路１３６及び１３７の出力端子
に接続する。Ｐ，Ｑ面ではこれら帯域Ｚを座標軸Ｐ，Ｑ
及びラインｐ＋ｑ＝０及びｐ−ｑ＝０と、ラインｐ＝
２、ｐ＝−２、ｑ＝２及びｑ＝−２により画成される正
方形とによつて制限する。
ゲート１４２，１４８及び１５３の出力信号を基として
重み付き回路１６０により次に示すように積分低域通過
フイルタ１２に信号を供給し、これにより ゲート１４２，１４８及び１５３の出力信号の論理値
“１”に対し正の値＋Ｐｘ，＋Ｐｙ，＋Ｐｚを割当てる
と共に論理値“０”に対し負の値−Ｐｘ，−Ｐｙ，−Ｐ
ｚを割当てる。
その後、これら割当てられた値を加算器１６２によつ
て互に加算する。
Ｐｘ，Ｐｙ及びＰｚの値を適宜定めてＰｘ＝３．５、Ｐ
ｙ＝２及びＰｚ＝０．５となるようにする場合には重み
付き帯域ＺＰ１，ＺＰ２，ＺＰ３，ＺＰ４，ＺＰ５及び
ＺＰ６が画成される。
座標軸Ｐ、ラインｐ−ｑ＝０及びラインｐ＝２により制
限される帯域ＺＰ１に対しては値“−２”を割当てる。
座標軸Ｐ、ラインｐ−ｑ＝０、ラインｐ＝２及びライン
ｐ＝３により制限される帯域ＺＰ２に対しては値“−
１”を割当てる。
座標軸Ｐ、ラインｐ−ｑ＝０及びラインｐ＝３により制
限される帯域ＺＰ３に対しては値“−５”を割当てる。
ラインｐ−ｑ＝０に関して帯域ＺＰ１，ＺＰ２及びＺＰ
３に対し対称である帯域ＺＰ４，ＺＰ５及びＺＰ６に対
しては値“＋２”“＋１”及び“＋５”を夫々割当て
る。
他の象限に対する帯域の分布は座標Ｐ及びＱの挿入点を
中心に第１象限を順次回転させることにより決めるよう
にする。
決定回路を、種々の変調状態Ｅ１乃至Ｅ１６に関連する
論理信号を供給するために用いることができることは明
らかである。決定回路１１９，１２０，１３４，１３
５，１３６及び１３７の出力信号を夫々ＦＱ，ＦＰ，Ｆ
Ｑ２，ＦＱ２′，ＦＰ２及びＦＰ２′とすると、符号化
回路１７０によつて変調状態Ｅ１乃至Ｅ１６を表わす信
号を供給する。即ち符号化回路１７０によつて次に示す
論理作動を行う。
E3＝FQ2．FP2 E7＝FQ2．FP2′ E11＝FQ2′．FP2′ E15＝FQ2′．FP2 E4＝FQ2．FP．▲▼ E2＝FP2．FQ．▲▼ E1＝FP．FQ．▲▼．▲▼．▲▼ E8＝FP2′．FQ．▲▼ E6＝▲▼．FQ2．▲▼ E5＝▲▼．FQ．▲▼．▲▼．▲▼ E12＝▲▼．FQ2′．▲▼ E10＝FP2′．▲▼．▲▼ E9＝▲▼．▲▼．▲▼．▲▼．▲
▼ E16＝FP2．▲▼．▲▼ E14＝FQ2′．▲▼．▲▼ E13＝FP．▲▼．▲▼．▲▼．▲
▼ 決定回路および論理回路を基として変調状態をダイビツ
トによつて直接決定し得ることは明らかである。すなわ
ち、例えば或る状態の第１ダイビツトによつて決定回路
である比較器１１９および１２０により得られる象限の
数を与え、第２ダイビツトによつて決定回路である比較
器１３４乃至１３７およびゲート１５０および１５１に
より得られる象限のダイビツトの位置を与えるようにす
る。
利得制御素子６１の構成を第６図に線図的に示す。この
利得制御素子６１は増幅器１８０を具え、その入力端子
をＯＲゲート１４７の出力側に接続された導線Ｆ１４７
に接続し、出力端子を低抗１８１の一端に接続し、この
抵抗の他端を並列接続のコンデンサ１８２および他の抵
抗１８３を経て接地する。この並列接続配置を可変利得
増幅器Ｇ１８５の一方の入力端子に接続し、この増幅器
の他方の入力端子に基準電圧を供給する。利得制御増幅
器６０の利得は可変利得増幅器１８５の出力電圧によつ
て固定する。
導線Ｆ１４７の有効信号によつて座標の少くとも一方が
最大値（状態Ｅ３，Ｅ７，---）よりも大きい再生デー
タを示す。これら有効信号を用いて利得制御素子６１に
よつてこの特性を有する再生状態の部分を、伝送された
信号の統計量の関数である目標値に保持する。
制御回路２０の構成を第７図に詳細に示す。すなわち制
御回路２０の入力信号を再生されたデータと、受信信号
およびこれら再生データに相当する信号の公称値間のエ
ラー信号とによつて構成する。制御回路２０はＴの倍数
の遅延を行う遅延回路構体２００を具え、その入力側を
クロツク信号発生器１２５のクロツク信号Ｈにより制御
されるサンプリング回路２０２の入力端子に接続し、こ
のサンプリング回路２０２の出力信号によつて２個のリ
ードオンリイメモリ２０５および２０６のアドレスコー
ドを伝送し得るようにする。制御ワードはこれらアドレ
スコードに相当する。メモリ２０５からの制御ワードを
用いて部分３ａ（第４図）のパラメータφおよびρを制
御すると共にメモリ２０６からの制御ワードを用いて部
分３ｂのパラメータおよびｒを制御する。これら制御
ワードはそのままでは使用しない。従つてパラメータ値
φはアツプ／ダウンカウンタ２０７の内容によつて完全
に決めるようにする。同様にパラメータ値は他のアツ
プ／ダウンカウンタ２０８の内容によつて決めるように
する。これらカウンタ２０７および２０８を制御するた
めにはメモリ２０５および２０６からの制御ワードの２
ビツトで充分である。メモリ２０５の出力側に接続され
た導線ＣＰＨで伝送される１ビツトによつて、その値に
従つてアツプ／ダウンカウンタ２０７を進段するクロツ
ク信号ＨをＡＮＤゲート２０９に通過させるかまたは通
過させないようにする。同様にＡＮＤゲート２１０をメ
モリ２０６の出力側に接続する導線ＣＰＳで伝送される
１ビツトによつて、その値に従つてアツプ／ダウンカウ
ンタ208の内容を変化させるかまたは変化させないよう
にする。また、メモリ２０５により供給され導線ＩＰＨ
で伝送される１ビツトによつてその値の関数としてアツ
プ／ダウンカウンタ２０７を進段位置または降段位置に
調整する。パラメータρおよびｒを制御するためには加
算器２１５および216とバツフアメモリ２１７および２
１８とを用いる。これらパラメータの値ρおよびｒはバ
ツフアメモリ２１７および２１８の内容により夫々決め
る。すなわちこれらメモリ２１７および２１８によつて
前段の値と、メモリ２０５および２０６により処理され
た正または負の増分との和を発生させるようにする。パ
ラメータφ，ρ，およびｒの値は、少くとも最上位ビ
ツトに対してサンプリング回路２０２を経てメモリ２０
５および２０６の入力側にフイードバツクする。
リードオンリイメモリ２０５および２０６をプログラム
してデータおよびエラー信号のパラメータρ，φ，，
ｒの現在値および瞬時（ｔ±nT）におけるデータの値の
関数として関数 を推定する。
先ず最初メモリ２０６の場合について考察する。
部分３ｂの各入力信号および出力信号をｙ(t)およびｖ
(t)とすると次式が成立する。
項 はパラメータｒの修正により生ずるサンプリング作動の
変化に基因する。
実際上クロツク信号再生回路１２５は、エネルギーがサ
ンプリング瞬時に最大となるように作動する。
このエネルギーは次式に比例する。
v2(t)＝y2(t)+k2v2(t-τ)+2ky(t)v(t-τ) 更に、サンプリング瞬時には次式を得る。
すなわち またエラーｅのグラデイエントは次式で示すように得る
ことができる。
ここに は推定値とし、グラデイエントは次式で示すように導出
することができる。
従つて値 は次式で示すようになる。
ここにEtはカツコ内の式の瞬時ｔにおける平均値を示
す。これがため次式を得ることができる。
式を簡単化するために、エラーのグラデイエントを、nT
離間した２個のピーク状態およびこの特定のパラメータ
に関し２個の順次のピーク状態（ｎ＝１）、すなわち状
態Ｅ３，Ｅ７，Ｅ１１およびＥ１５（第３図）に対して
のみ評価する。
このグラデイエントの評価は次式で示すように行う。
すなわち、これにより平均値を得、この平均値ｖを瞬時
ｔおよびｔ−Ｔで固定することにより次式を導出するこ
とができる。
等化に近ずくにつれて、τ＝T/2とすると次式を得るこ
とができる。
Et，t-T〔v(t-T/2)〕＝〔v(t)+v(t-T)〕.h(t-T/2) h(t-T/2)は歪みが存在しない場合のチヤンネルの総合伝
達関数を表わすフイルタのパルス応答によつて得た値で
あり、この値はh1/2で簡単に表わすことができ、これに
より次式を得ることができる。
Et〔v(t-T/2)〕＝v(t).h1/2 の評価は次に示す巡回式によつて表わすことができる。
従つて次式を得ることができる。
および： 従つて、第１項のみを考慮する場合には次式を得ること
ができる。
同様にしてパラメータｒに対するエラーのグラデイエン
トの値を推定できるので、パラメータに対するエラー
のゲラデイエントを次式で示すように推定することがで
きる。
かくして最終的に次式を得ることができる。
メモリ２０６のアドレスコードを形成する量は次に示す
通りである。
エラーを決める３ビット。このエラーは受信した信号
を表わす点が第３図の斜線領域に位置する場合にのみ考
慮する。すなわち｜ｐ｜および｜ｑ｜が３以上となるよ
うにこの点を決める場合には式ｐ＋ｑ＝０およびｐ−ｑ
＝０のラインの何れの側にこの点が位置するかに応じて
エラーが“＋”または“−”の符号を有するようにな
る。エラー信号は、決定回路１１６および１１８の出力
側に接続された導線Ｆ１１６およびＦ１１８で伝送され
る信号によつて処理されると共にゲート１４７の出力側
に接続された導線Ｆ１４７で伝送される信号によつて有
効となる。
瞬時ｔおよびｔ−Ｔで再生された状態を表わすビツ
ト。
値およびｒを決める最上位ビツト。
次にメモリ２０５の場合を考察する。
部分３ａの各入力信号および出力信号をｘ(t)およびｙ
(t)とすると次式が成立する。
ｙ(t)＝ρｘ(t)＋ei φｘ(t-τ) ---(20) 部分３ａおよび３ｂにより行うフイルタ動作が直線形で
あるため、これらフイルタ動作は交換自在となり従つて
以下に示すように仮想変数ｚ(t)を導入することができ
る。
ｖ(t)＝ρｚ(t)+ei φｚ(t-τ) この式を書換えると次式を得る。
従つて 巡回を行うことによつて次式を得ることができる。
ｚ(t)＝e-i φｖ(t+T/2)-ρe-2i φｖ(t/T) +ρ2e3-iφ ・ｖ(t+3T/2)-ρ3e-4 ｉφ.. 最後に級数展開をρ２の項に限定することにより次式を
得ることができる。
この式を次に示すように書換えることができる。
メモリ２０６をアドレスする場合と同様にメモリ２０５
のアドレスは、エラーを表わすビツトと、瞬時ｔおよび
ｔ＋Ｔにおける再生された状態を表わすビツトと、パラ
メータρおよびφの最上位ビツトとを基にして行うこと
ができる。
本発明では通過帯域補正回路が単一の遅延素子を具える
場合の例を示したが、本発明はこれに限定されるもので
はなく、補正回路がｎ個の遅延素子を具える場合にも適
用することができることは勿論である。この場合には次
数ｎのパラメータを適用するために考慮すべきデータを
nTだけ離間するようにする。
【図面の簡単な説明】
第１図は本発明等化回路配置を示すブロツク図、 第２ａ乃至２ｆ図は本発明等化回路配置に好適な補正回
路の数例を示すブロツク図、 第３図は１６ＱＡＭ変調法に従つて変調された入力信号
に対する変調状態の分布を示す説明図、 第４図は本発明等化回路配置の好適な例を示すブロツク
図、 第５図は第４図の等化回路配置に好適な処理回路の１例
を示すブロツク図、 第６図は第４図のＡＧＣ増幅器の制御素子の構成を示す
回路図、 第７図は第４図の等化回路配置の１部分を構成する制御
回路の１例を示すブロツク図である。 １……入力端子、２……復調器 ３……通過帯域補正回路、５……出力端子 10……発振器、11……処理装置 12……低域通過フイルタ、20……制御回路 20′，21，21′，22，23，45，46，62……加算器 30……直交復調器、31，32……復調器 35……水晶発振器、36，60……移相器 40，41，42，43……等化回路 50……直交変調器、57，58……変調器 60……AGC増幅器 61……自動利得制御素子 110……帯域決定回路、115……加算器 116，118〜120，130〜137……決定回路 117……減算回路 140，141，142，148，153……排他的ＯＲゲート 145，146，147，150，151，152……ＯＲゲート 160……重み付き回路、162……加算器 170……符号化回路。
フロントページの続き (56)参考文献 特開 昭58−111519（ＪＰ，Ａ) 特公 昭55−28249（ＪＰ，Ｂ１) 欧州特許出願公開55922（ＥＰ，Ａ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】搬送周波数の変調により伝送されたデータ
    信号の通過帯域補正回路と、これら搬送波変調されたデ
    ータ信号をベースバンド信号に変換する搬送波再生回路
    と共働する第１復調回路と、ベースバンド信号の推定エ
    ラーに応答し前記補正回路に設けられた可変素子に作用
    する制御回路とを備えるベースバンド制御通過帯域等化
    回路配置において、前記補正回路によって、次式、 （ここにｒｍ，ｍ，ρｊ，φｊは可変素子、τｊ，τ
    ｍは定遅延、Ｍ，Ｎは定数）に従って時間ｔの連続関数
    である通過帯域入力信号ｘ(t) に応答して時間ｔの連続
    関数である通過帯域出力信号v(t)を発生するようにした
    ことを特徴とするベースバンド制御通過帯域等化回路配
    置。
  2. 【請求項２】通過帯域補正回路には搬送周波数で作動す
    る可変素子を設け、これにより通過帯域補正回路を搬送
    波再生回路の状態とは無関係とするようにしたことを特
    徴とする特許請求の範囲第１項記載のベースバンド制御
    通過帯域等化回路配置。
  3. 【請求項３】通過帯域補正回路を、搬送波周波数の公称
    値に等しい予定周波数の発振回路と共働する第２復調回
    路と、該第２復調回路の出力信号に作用する等化回路
    と、前記予定周波数の発振回路と共働し前記第１復調回
    路の入力側に補正通過帯域信号を供給する変調回路とで
    構成し、第２復調回路の入力側に補正すべき通過帯域信
    号を供給するようにしたことを特徴とする特許請求の範
    囲第１項記載のベースバンド制御通過帯域等化回路配
    置。
  4. 【請求項４】等化回路配置には前記第１復調回路の上流
    に配設された増幅器を更に設け、該増幅器は少なくとも
    １方の座標を有する信号の部分を平均で一定となるレベ
    ルで最大公称値よりも大きく保持する利得制御素子に接
    続された利得制御装置を具えるようにしたことを特徴と
    する特許請求の範囲第１項乃至第３項の何れかに記載の
    ベースバンド制御通過帯域等化回路配置。
  5. 【請求項５】制御回路は、リードオンリイメモリ回路に
    より達成される統計的グラディエントアルゴリズムから
    導出したアルゴリズムを実行する手段によって構成し、
    前記リードオンリイメモリ回路のアドレスコードを、可
    変素子の値を表わす第１コードと、前記第１復調回路の
    出力から取出され、再生したデータを表わす第２コード
    及び前記推定エラーを表わす第３コードと時間遅延がｎ
    Ｔ(1/Tをデータ伝送速度、ｎを整数)のメモリにより供
    給される第４コードとで構成し、他にサンプリング回路
    を設けて上記コードを伝送されたデータの速度で前記リ
    ード・オンリイメモリ回路に供給し、該リードオンリイ
    メモリ回路の出力コードを用いて前記導出されたアルゴ
    リズムに従って可変素子の値を一定化するようにしたこ
    とを特徴とする特許請求の範囲第１項乃至第４項の何れ
    かに記載のベースバンド制御通過帯域等化回路配置。
  6. 【請求項６】通過帯域補正回路によって次式 v(t)＝rei v(t−T/2)＋e i φx(t−T/2)＋ρx(t) （ここにｒ，，ρ，φは可変素子、1/T はデータ伝送
    速度）で示される関係を確立するようにしたことを特徴
    とする特許請求の範囲第１項乃至第５項のいずれかに記
    載のベースバンド制御通過帯域等化回路配置。
  7. 【請求項７】ＱＡＭ変調法に従って変調されたデータ信
    号に対し制御回路が瞬時nTだけ離間された振幅が最大の
    ピーク状態のみに対する選択手段を具えることを特徴と
    する特許請求の範囲第４項又は第５項に記載のベースバ
    ンド制御通過帯域等化回路配置。
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