JPH02131031A - 復調装置 - Google Patents
復調装置Info
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- JPH02131031A JPH02131031A JP63285005A JP28500588A JPH02131031A JP H02131031 A JPH02131031 A JP H02131031A JP 63285005 A JP63285005 A JP 63285005A JP 28500588 A JP28500588 A JP 28500588A JP H02131031 A JPH02131031 A JP H02131031A
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- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 238000003786 synthesis reaction Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
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- JCCNYMKQOSZNPW-UHFFFAOYSA-N loratadine Chemical compound C1CN(C(=O)OCC)CCC1=C1C2=NC=CC=C2CCC2=CC(Cl)=CC=C21 JCCNYMKQOSZNPW-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0058—Detection of the synchronisation error by features other than the received signal transition detection of error based on equalizer tap values
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は復調装置に関し、特にディジタル変調信号の復
調装置に関する。
調装置に関する。
復調装置において復調ベースバンド信号をサンプリング
し識別してデータ信号を出力するＡ／Ｄ変換器として、
復調ベースバンド信号が２４値（ｎは自然数）であると
き、（ｎ＋１）ビットあるいはそれ以上のビット数のＡ
／Ｄ変換器を用いることが多い。このＡ／Ｄ変換器が出
力する上位のｎビットは復調ベースバンド信号がサンプ
リング点でとる２ｎ値のうちいずれであるかを表す主信
号であり、（ｎ＋１）番目のビットはサンプリング点に
おける復調ベースバンド信号の値の正規値（正規レベル
）からのずれ（誤差）を表す信号である。この（ｎ＋１
）番目のビットの信号（以下、データ信号Ｅという）は
、復調装置にかかわる種々の自動制御ループにおいて、
制御信号を得るのに用いられる。
し識別してデータ信号を出力するＡ／Ｄ変換器として、
復調ベースバンド信号が２４値（ｎは自然数）であると
き、（ｎ＋１）ビットあるいはそれ以上のビット数のＡ
／Ｄ変換器を用いることが多い。このＡ／Ｄ変換器が出
力する上位のｎビットは復調ベースバンド信号がサンプ
リング点でとる２ｎ値のうちいずれであるかを表す主信
号であり、（ｎ＋１）番目のビットはサンプリング点に
おける復調ベースバンド信号の値の正規値（正規レベル
）からのずれ（誤差）を表す信号である。この（ｎ＋１
）番目のビットの信号（以下、データ信号Ｅという）は
、復調装置にかかわる種々の自動制御ループにおいて、
制御信号を得るのに用いられる。
さて、ディジタル変調信号が伝送路、特に無線伝送路に
おける歪によって受ける符号量干渉を自動的に補償する
のにトランスバーサル等化器が用いられている。このト
ランスバーサル等化器の各重み付回路の制御信号は、主
信号（の少くとも最上位ビットのデータ信号）とデータ
信号Ｅとを論理操作して得られる。トランスバーサル等
化器が多ピッ）Ａ／Ｄ変換器の出力を等化するディジタ
ル型の場合は、その出力である等化された多ビット出力
のうちＭＳＢと（ｎ＋１）番目のビットであるデータ信
号Ｅとから各重み付回路の制御信号が得られる。
おける歪によって受ける符号量干渉を自動的に補償する
のにトランスバーサル等化器が用いられている。このト
ランスバーサル等化器の各重み付回路の制御信号は、主
信号（の少くとも最上位ビットのデータ信号）とデータ
信号Ｅとを論理操作して得られる。トランスバーサル等
化器が多ピッ）Ａ／Ｄ変換器の出力を等化するディジタ
ル型の場合は、その出力である等化された多ビット出力
のうちＭＳＢと（ｎ＋１）番目のビットであるデータ信
号Ｅとから各重み付回路の制御信号が得られる。
又、データ信号Ｅはアイ（ｅ ｙ ｅ）検出型クロック
同期回路にも用いられる。アイ検出型クロック同期回路
は、あるサンプリング点における復調ベースバンド信号
の時間微分の極性を１クロツク後又は前の主信号（の少
くとも最上位ビットのデータ信号）から推定し、この極
性とデータ信号Ｅとから、サンプリング点が最適点から
どちらの方へずれているかを判定して、クロック位相の
制御信号を得るものであり、ジッタの少いクロック信号
が得られるり四ツク同期回路として知られている。
同期回路にも用いられる。アイ検出型クロック同期回路
は、あるサンプリング点における復調ベースバンド信号
の時間微分の極性を１クロツク後又は前の主信号（の少
くとも最上位ビットのデータ信号）から推定し、この極
性とデータ信号Ｅとから、サンプリング点が最適点から
どちらの方へずれているかを判定して、クロック位相の
制御信号を得るものであり、ジッタの少いクロック信号
が得られるり四ツク同期回路として知られている。
ところで、トランスバーサル等化器は復調装置における
サンプリング点の小さなずれの影響を補償する作用をも
っている。又、アイ検出型クロック同期回路における制
御手段はトランスバーサル等化器（複素型のトランスバ
ーザル等化器においてはその実軸部）の中央タップの直
前又は直後のタップの重み付回路の制御信号と同じもの
である。
サンプリング点の小さなずれの影響を補償する作用をも
っている。又、アイ検出型クロック同期回路における制
御手段はトランスバーサル等化器（複素型のトランスバ
ーザル等化器においてはその実軸部）の中央タップの直
前又は直後のタップの重み付回路の制御信号と同じもの
である。
この２つのことから、Ａ／Ｄ変換器の後にディジタル型
のトランスバーサル等化器を接続した従来の復調装置に
アイ検出型クロック同期回路を用いると、トランスバー
サル等化器のいずれかのタップの重み付回路とアイ検出
型クロック同期回路とが同じ制御信号で制御されて相互
干渉を起し、両方の制御が最適点に収束しない欠点があ
る。Ａ／Ｄ変換器の出力、いいかえれば、トランスバー
サル等化器の入力からアイ検出型クロック同期回路の制
御信号を得るようにすれば、アイ検出型クロック同期回
路がトランスバーサル等化器と相互干渉を起すのは避け
られるが、フェージング等の伝送歪による符号量干渉を
受けてその影響が等化されていないデータ信号からクロ
ック位相の制御信号が作られるので、再生クロック信号
のジッタが増し、トランスバーサル等化器の効果が活か
されない。
のトランスバーサル等化器を接続した従来の復調装置に
アイ検出型クロック同期回路を用いると、トランスバー
サル等化器のいずれかのタップの重み付回路とアイ検出
型クロック同期回路とが同じ制御信号で制御されて相互
干渉を起し、両方の制御が最適点に収束しない欠点があ
る。Ａ／Ｄ変換器の出力、いいかえれば、トランスバー
サル等化器の入力からアイ検出型クロック同期回路の制
御信号を得るようにすれば、アイ検出型クロック同期回
路がトランスバーサル等化器と相互干渉を起すのは避け
られるが、フェージング等の伝送歪による符号量干渉を
受けてその影響が等化されていないデータ信号からクロ
ック位相の制御信号が作られるので、再生クロック信号
のジッタが増し、トランスバーサル等化器の効果が活か
されない。
本発明の目的は、ディジタル型のトランスバーサル等化
器とアイ検出型クロック同期回路とを同時に用い、これ
らが相互干渉なく動作し、しかもジッタの少いクロック
信号を再生できる復調装置を提供することにある。
器とアイ検出型クロック同期回路とを同時に用い、これ
らが相互干渉なく動作し、しかもジッタの少いクロック
信号を再生できる復調装置を提供することにある。
本発明の復調装置は、ディジタル変調信号を復調して少
くとも１つの復調ベースバンド信号を出力する検波器と
、制御信号によって位相あるいは周波数が制御されるク
ロック信号を出力するクロック発生回路と、前記クロッ
ク信号により前記復調ベースバンド信号をサンプリング
し識別して多ビットの識別データ信号を出力するＡ／Ｄ
変換器と、前記識別データ信号を等化した等化データ信
号及び実軸部の少くとも中央タップの直前又は直後のタ
ップの重み付回路の出力データ信号を含まない部分等化
データ信号を出力するトランスバーサル等化器と、前記
部分等化データ信号を入力し論理操作して前記制御信号
を出力する制御回路とを備えている。
くとも１つの復調ベースバンド信号を出力する検波器と
、制御信号によって位相あるいは周波数が制御されるク
ロック信号を出力するクロック発生回路と、前記クロッ
ク信号により前記復調ベースバンド信号をサンプリング
し識別して多ビットの識別データ信号を出力するＡ／Ｄ
変換器と、前記識別データ信号を等化した等化データ信
号及び実軸部の少くとも中央タップの直前又は直後のタ
ップの重み付回路の出力データ信号を含まない部分等化
データ信号を出力するトランスバーサル等化器と、前記
部分等化データ信号を入力し論理操作して前記制御信号
を出力する制御回路とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。
。
第１図に示す実施例は２２″値の直交振幅変調信号を復
調するものであり、この変調信号を直交検波して２系統
（そのそれぞれをＰチャネル、Ｑチャネルという）の復
調ベースバンド信号を出力する直交検波器１と、Ｐ、Ｑ
チャネルの復調ベースバンド信号を多値識別してＰ、Ｑ
チャネルの（ｎ＋Ｘ）ピッ） （Ｘは自然数で通常３〜
４あるいはそれ以上）の識別データ信号を出力するＡ／
Ｄ変換器２ｐ、２（１と、これら識別データ信号を等化
し２系統の等化データ信号として出力するトランスバー
サル等化器３と、それぞれ制御信号を出力する制御回路
４ｐ、４ｑと、制御回路４ｐ。
調するものであり、この変調信号を直交検波して２系統
（そのそれぞれをＰチャネル、Ｑチャネルという）の復
調ベースバンド信号を出力する直交検波器１と、Ｐ、Ｑ
チャネルの復調ベースバンド信号を多値識別してＰ、Ｑ
チャネルの（ｎ＋Ｘ）ピッ） （Ｘは自然数で通常３〜
４あるいはそれ以上）の識別データ信号を出力するＡ／
Ｄ変換器２ｐ、２（１と、これら識別データ信号を等化
し２系統の等化データ信号として出力するトランスバー
サル等化器３と、それぞれ制御信号を出力する制御回路
４ｐ、４ｑと、制御回路４ｐ。
４ｑが出力した制御信号を合成する合成回路５と、合成
回路５の合成出力で制御された周波数のクロック信号を
発生しＡ／Ｄ変換器２ｐ、２ｑへ出力する電圧制御発振
器（ＶＣＯ）６とを具備して構成されている。制御回路
４ｐ、４ｑはトランスバーサル等化器３の内部から入力
信号を得ている。
回路５の合成出力で制御された周波数のクロック信号を
発生しＡ／Ｄ変換器２ｐ、２ｑへ出力する電圧制御発振
器（ＶＣＯ）６とを具備して構成されている。制御回路
４ｐ、４ｑはトランスバーサル等化器３の内部から入力
信号を得ている。
トランスバーザル等化器３は、Ｐチャネルの実軸部３１
ｐ、虚軸部３２ｐ、加算器３３ｐ、加算器３４ｐと、Ｑ
チャネルの実軸部３１ｑ、虚軸部３２ｑ、加算器３３ｑ
、加算器３４ｑとを備えて構成されている。実軸部３１
ｐ、虚軸部３２ｑにはＰチャネルの識別データ信号が入
力し、実軸部３１ｑ、虚軸部３２ｐにはＱチャネルの識
別データ信号が入力する。
ｐ、虚軸部３２ｐ、加算器３３ｐ、加算器３４ｐと、Ｑ
チャネルの実軸部３１ｑ、虚軸部３２ｑ、加算器３３ｑ
、加算器３４ｑとを備えて構成されている。実軸部３１
ｐ、虚軸部３２ｑにはＰチャネルの識別データ信号が入
力し、実軸部３１ｑ、虚軸部３２ｐにはＱチャネルの識
別データ信号が入力する。
第２図は実軸部３１ｐのブロック図である。
実軸部３１ｐは、（ｎ＋Ｘ）ビットを並列に扱うシフト
レジストからなりタップ数（２に＋１）のタップ遅延線
ＤＬと、（２に＋１）個のそれぞれディジタル掛算器か
らなる重み付回路Ｍ−’ｔ〜Ｍ、と、加算器Ｓとを有し
て構成されている。なお、ｋは自然数である。タップは
遅延線ＤＬの各タップに先頭から順次ｔｋ〜ｔ−にと参
照符号を付与する。タップｔ。が中央タップである。タ
ップｔ、（ｉは−に〜にの整数）に重み付回路Ｍｉが接
続され、重み付回路Ｍ−１を除く各重み付回路の出力が
加算器Ｓで加算され、データ信号ａ１として出力されて
いる。又、重み付回路Ｍ−＋の出力はデータ信号ａ２と
して独立に出力されている。
レジストからなりタップ数（２に＋１）のタップ遅延線
ＤＬと、（２に＋１）個のそれぞれディジタル掛算器か
らなる重み付回路Ｍ−’ｔ〜Ｍ、と、加算器Ｓとを有し
て構成されている。なお、ｋは自然数である。タップは
遅延線ＤＬの各タップに先頭から順次ｔｋ〜ｔ−にと参
照符号を付与する。タップｔ。が中央タップである。タ
ップｔ、（ｉは−に〜にの整数）に重み付回路Ｍｉが接
続され、重み付回路Ｍ−１を除く各重み付回路の出力が
加算器Ｓで加算され、データ信号ａ１として出力されて
いる。又、重み付回路Ｍ−＋の出力はデータ信号ａ２と
して独立に出力されている。
実軸部３１ｑは実軸部３１ｐとまったく同じ構成である
。又、虚軸部３２ｐ及び３２（１は、重み付回路Ｍう〜
Ｍ、の出力がすべて加算されて出力されていることを除
き、実軸部３１ｐと同じ構成である。
。又、虚軸部３２ｐ及び３２（１は、重み付回路Ｍう〜
Ｍ、の出力がすべて加算されて出力されていることを除
き、実軸部３１ｐと同じ構成である。
トランスバーサル等化器３は、実軸部３１ｐが出力した
データ信号ａ１及び虚軸部３２ｐの出力を加算器３３ｐ
で加算し、この加算出力に実軸部３１ｐが出力したデー
タ信号ａ２を加算器３４ｐで加算してＰチャネルの等化
データ信号を得ている。Ｑチャネルの等化データ信号も
、同様にして、加算器３４（１の加算出力として得られ
る。これら２系統の（それぞれ（ｎ＋Ｘ）ビットの）等
化データ信号の最上位ビット及びデータ信号Ｅである（
ｎ＋１）番目のビットを論理操作して各重み付回路の制
御信号が得られる。
データ信号ａ１及び虚軸部３２ｐの出力を加算器３３ｐ
で加算し、この加算出力に実軸部３１ｐが出力したデー
タ信号ａ２を加算器３４ｐで加算してＰチャネルの等化
データ信号を得ている。Ｑチャネルの等化データ信号も
、同様にして、加算器３４（１の加算出力として得られ
る。これら２系統の（それぞれ（ｎ＋Ｘ）ビットの）等
化データ信号の最上位ビット及びデータ信号Ｅである（
ｎ＋１）番目のビットを論理操作して各重み付回路の制
御信号が得られる。
加算器３３ｐの出力は、実軸部３１ｐの中央タップの直
後のタップｔｌの重み付回路Ｍ−１の出力データ信号を
含まない、部分的に等化されたデータ信号になっている
。この部分的に等化されたデータ信号を入力として、制
御回路４ｐは実軸部３１ｐの重み付回路Ｍ−１の制御信
号を得る論理操作を行う。得られた制御信号がアイ検出
型クロック同期回路の制御信号と同じであることは既に
述べたとおりである。Ｑチャネルについても同様であり
、制御回路４ｑはＱチャネルの識別データ信号が部分的
に等化されたデータ信号である加算器３３（Ｉの出力か
らアイ検出型クロック同期回］込９− 路の制御信号と同じ信号を得る。制御回路４ｐ。
後のタップｔｌの重み付回路Ｍ−１の出力データ信号を
含まない、部分的に等化されたデータ信号になっている
。この部分的に等化されたデータ信号を入力として、制
御回路４ｐは実軸部３１ｐの重み付回路Ｍ−１の制御信
号を得る論理操作を行う。得られた制御信号がアイ検出
型クロック同期回路の制御信号と同じであることは既に
述べたとおりである。Ｑチャネルについても同様であり
、制御回路４ｑはＱチャネルの識別データ信号が部分的
に等化されたデータ信号である加算器３３（Ｉの出力か
らアイ検出型クロック同期回］込９− 路の制御信号と同じ信号を得る。制御回路４ｐ。
４ｑの出力した制御信号が合成回路５で合成され、ＶＣ
Ｏ６の周波数を制御することによりクロック信号が再生
される。
Ｏ６の周波数を制御することによりクロック信号が再生
される。
実軸部３１ｐ、３１ｑの重み付回路Ｍ−１の制御信号は
この重み付回路Ｍ−＋の出力データ信号を含む加算器３
４ｐ、３４ｑの出力から得られ、一方、ｖｃｏｓの制御
信号は重み付回路Ｍ−１の出力データ信号を含まない加
算器３３ｐ、３３ｑの出力を用い重み付回路Ｍ−１の制
御信号を得るのと同じ論理操作を行って得ているので、
ＶＣＯ６の制御系、いいかえれば、クロック同期の制御
系をトランスバーサル等化器３０制御系とは分離され、
相互干渉することはなく、それぞれ最適点に収束する。
この重み付回路Ｍ−＋の出力データ信号を含む加算器３
４ｐ、３４ｑの出力から得られ、一方、ｖｃｏｓの制御
信号は重み付回路Ｍ−１の出力データ信号を含まない加
算器３３ｐ、３３ｑの出力を用い重み付回路Ｍ−１の制
御信号を得るのと同じ論理操作を行って得ているので、
ＶＣＯ６の制御系、いいかえれば、クロック同期の制御
系をトランスバーサル等化器３０制御系とは分離され、
相互干渉することはなく、それぞれ最適点に収束する。
しかも、Ａ／Ｄ変換器２ｐ、２ｑが出力し識別データ信
号が部分的に等化されたデータ信号である加算器３３ｐ
、３３ｑの出力からクロック同期の制御信号を得ている
ので、再生したクロック信号のジッタは少い。
号が部分的に等化されたデータ信号である加算器３３ｐ
、３３ｑの出力からクロック同期の制御信号を得ている
ので、再生したクロック信号のジッタは少い。
第１図に示す実は制御回路４ｐ、４ｑが出力した制御信
号を合成してＶＣＯ６の制御信号としているが、制御回
路４ｐ又は４ｑのいずれか一方の出力した制御信号でＶ
Ｃ○６を直接制御するようにしても第１図に示す実施例
におけると同様な効果が得られる。
号を合成してＶＣＯ６の制御信号としているが、制御回
路４ｐ又は４ｑのいずれか一方の出力した制御信号でＶ
Ｃ○６を直接制御するようにしても第１図に示す実施例
におけると同様な効果が得られる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
第２図に示す実施例は、第１図に示す実施例のトランス
バーサル等化器３．制御回路４ｐ、合成回路５をトラン
スバーサル等化器７．制御回路８、ゲート１０で置換え
、更にアイ比較回路９を付加して構成されている。
バーサル等化器３．制御回路４ｐ、合成回路５をトラン
スバーサル等化器７．制御回路８、ゲート１０で置換え
、更にアイ比較回路９を付加して構成されている。
トランスバーザル等化器７は、トランスバーサル等化器
３の実軸部３１ｐを実軸部７１で置換して構成されてい
る。
３の実軸部３１ｐを実軸部７１で置換して構成されてい
る。
第４図は実軸部７１のブロック図である。
実軸部７１は、中央タップの直前のタップｔ１の重み付
回路Ｍ１の出力をデータ信号ｂ２として独立に出力し、
残りの各重み付回路の出力を加算しデータ信号ｂ１とし
て出力するという結線の相違を除いては、実軸部３１ｐ
（及び３１ｑ）と同じ構成である。
回路Ｍ１の出力をデータ信号ｂ２として独立に出力し、
残りの各重み付回路の出力を加算しデータ信号ｂ１とし
て出力するという結線の相違を除いては、実軸部３１ｐ
（及び３１ｑ）と同じ構成である。
第３図に示す実施例においても、トランスバーザル等化
器の加算器３４ｐの出力はＰチャネルの等化データ信号
であり、又、加算器３３ｐの出力はＰチャネルの識別デ
ータ信号を部分的に等化したデータ信号である。但し、
このデータ信号は、実軸部７１の中央タップの直前のタ
ップｔ１の重み付回路Ｍ１の出力データ信号を含まない
部分等化データ信号である。
器の加算器３４ｐの出力はＰチャネルの等化データ信号
であり、又、加算器３３ｐの出力はＰチャネルの識別デ
ータ信号を部分的に等化したデータ信号である。但し、
このデータ信号は、実軸部７１の中央タップの直前のタ
ップｔ１の重み付回路Ｍ１の出力データ信号を含まない
部分等化データ信号である。
制御回路８は、トランスバーサル等化器７の加算器３３
ｐの出力を用い、実軸部７１の重み付回路Ｍ１の制御信
号を得る論理操作を行う。制御回路８が出力した制御信
号でＶＣＯ６を制御するクロック同期の同期系を構成す
れば、この同期系は第１図に示す実施例においてクロッ
ク同期の制御系がトランスバーサル等化器３の制御系と
相互干渉を起さないのと同様な理由から、トランスバー
ザル等化器の制御系と相互干渉を起すことはない。
ｐの出力を用い、実軸部７１の重み付回路Ｍ１の制御信
号を得る論理操作を行う。制御回路８が出力した制御信
号でＶＣＯ６を制御するクロック同期の同期系を構成す
れば、この同期系は第１図に示す実施例においてクロッ
ク同期の制御系がトランスバーサル等化器３の制御系と
相互干渉を起さないのと同様な理由から、トランスバー
ザル等化器の制御系と相互干渉を起すことはない。
アイ比較回路９は、制御回路８人力と制御回路４ｐ入力
とでどちらのアイがよりきれいであるかを判定し、判定
結果でゲート１０を制御し、入力のアイがよりきれいで
ある方の制御回路が出力した制御信号をＶＣＯ６へ出力
し、クロック同期回路のループの構成を決定する。
とでどちらのアイがよりきれいであるかを判定し、判定
結果でゲート１０を制御し、入力のアイがよりきれいで
ある方の制御回路が出力した制御信号をＶＣＯ６へ出力
し、クロック同期回路のループの構成を決定する。
無線伝送路におけるマルチパスフェージングには、（ノ
ンミニマムフェーズと呼ばれる）反射波が主波より大き
い場合と、（ミニマムフェーズと呼ばれる）その反対の
場合とがあり、前者の場合はトランスバーサル等化器の
中央タップより後のタップが主に等化を行い、後者の場
合には中央タップより前のタップが主に等化を行う。ど
ちらのタイプのフェージング時においても、制御回路８
．４ｑのいずれか一方の入力は等化されているはずであ
り、この等化されている方の入力をアイ比較回路９で判
定してクロック同期の制御信号を得るのに用いているの
で、第３図に示す実施例はどちらのタイプのフェージン
グ時にもきわめてジッタの少いクロック信号を再生でき
る。
ンミニマムフェーズと呼ばれる）反射波が主波より大き
い場合と、（ミニマムフェーズと呼ばれる）その反対の
場合とがあり、前者の場合はトランスバーサル等化器の
中央タップより後のタップが主に等化を行い、後者の場
合には中央タップより前のタップが主に等化を行う。ど
ちらのタイプのフェージング時においても、制御回路８
．４ｑのいずれか一方の入力は等化されているはずであ
り、この等化されている方の入力をアイ比較回路９で判
定してクロック同期の制御信号を得るのに用いているの
で、第３図に示す実施例はどちらのタイプのフェージン
グ時にもきわめてジッタの少いクロック信号を再生でき
る。
なお、クロック周波数にほぼ等しい出力周波数の固定周
波数発振器及びこの固定周波数発振器の出力を制御信号
に制御されて移相する無限移相器でＶＣＯ６を置換える
こともできる。
波数発振器及びこの固定周波数発振器の出力を制御信号
に制御されて移相する無限移相器でＶＣＯ６を置換える
こともできる。
以上、直交振幅変調信号を復調する場合について本発明
の詳細な説明したが、本発明は２相位相変調信号のよう
に直交成分を含まないディジタル変調信号を復調する場
合にも適用でき、同様な効果が得られる。
の詳細な説明したが、本発明は２相位相変調信号のよう
に直交成分を含まないディジタル変調信号を復調する場
合にも適用でき、同様な効果が得られる。
以上説明したように本発明は、ディジタル型のトランス
バーサル等化器の実軸部の少くとも中央タップの直前又
は直後のタップの重み付回路の出力データ信号を含まな
い部分的に等化されたデータ信号を論理操作してアイ検
出型クロック同期回路の制御信号を得ることにより、デ
ィジタル型のトランスバーザル等化器とアイ検出型クロ
ック同期回路とを復調装置に同時に用いても両者の制御
系が相互干渉することなくそれぞれ最適点に収束し、し
かも、ジッタの少いクロック信号を再生できる効果があ
る。
バーサル等化器の実軸部の少くとも中央タップの直前又
は直後のタップの重み付回路の出力データ信号を含まな
い部分的に等化されたデータ信号を論理操作してアイ検
出型クロック同期回路の制御信号を得ることにより、デ
ィジタル型のトランスバーザル等化器とアイ検出型クロ
ック同期回路とを復調装置に同時に用いても両者の制御
系が相互干渉することなくそれぞれ最適点に収束し、し
かも、ジッタの少いクロック信号を再生できる効果があ
る。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示す実施例における実軸部３１ｐのブロッ
ク図、第３図は本発明の第２の実施例を示すブロック図
、第４図は第３図に示す実施例における実軸部７エのブ
ロック図である。 １・・・・・・直交検波器、２ｐ、２（１・・・・・・
Ａ／Ｄ変換器、３・・・・・・トランスバーサル等化器
、４ｐ、４（１・・・・・・制御回路、５・・・・・・
合成回路、６・・・・・・ＶＣＯ１３１ｐ、３１ｑ・・
・・・・実軸部、３２ｐ、３２ｑ・・・・・・虚軸部、
３３ｐ、３３ｑ、３４ｐ、３４ｑ・・・・・・加算器、
ＤＬ・・・・・・タップ付遅延線、Ｍ−２〜Ｍ、・・・
・・・重み付回路、Ｓ・・・・・・加算器、ｔ−ｂ〜ｔ
ｋ・・・・・・タッフ。 代理人 弁理士 内 原 晋
図は第１図に示す実施例における実軸部３１ｐのブロッ
ク図、第３図は本発明の第２の実施例を示すブロック図
、第４図は第３図に示す実施例における実軸部７エのブ
ロック図である。 １・・・・・・直交検波器、２ｐ、２（１・・・・・・
Ａ／Ｄ変換器、３・・・・・・トランスバーサル等化器
、４ｐ、４（１・・・・・・制御回路、５・・・・・・
合成回路、６・・・・・・ＶＣＯ１３１ｐ、３１ｑ・・
・・・・実軸部、３２ｐ、３２ｑ・・・・・・虚軸部、
３３ｐ、３３ｑ、３４ｐ、３４ｑ・・・・・・加算器、
ＤＬ・・・・・・タップ付遅延線、Ｍ−２〜Ｍ、・・・
・・・重み付回路、Ｓ・・・・・・加算器、ｔ−ｂ〜ｔ
ｋ・・・・・・タッフ。 代理人 弁理士 内 原 晋
Claims (1)
- ディジタル変調信号を復調して少くとも１つの復調ベー
スバンド信号を出力する検波器と、制御信号によって位
相あるいは周波数が制御されるクロック信号を出力する
クロック発生回路と、前記クロック信号により前記復調
ベースバンド信号をサンプリングし識別して多ビットの
識別データに信号を出力するＡ／Ｄ変換器と、前記識別
データ信号を等化した等化データ信号及び実軸部の少く
とも中央タップの直前又は直後のタップの重み付回路の
出力データ信号を含まない部分等化データ信号を出力す
るトランスバーサル等化器と、前記部分等化データ信号
を入力し論理操作して前記制御信号を出力する制御回路
とを備えたことを特徴とする復調装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285005A JPH0687540B2 (ja) | 1988-11-10 | 1988-11-10 | 復調装置 |
| AU44522/89A AU615864B2 (en) | 1988-11-10 | 1989-11-09 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
| EP89120783A EP0368307B1 (en) | 1988-11-10 | 1989-11-09 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
| CA002002585A CA2002585C (en) | 1988-11-10 | 1989-11-09 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
| DE68926653T DE68926653T2 (de) | 1988-11-10 | 1989-11-09 | Demodulator mit gemischtem Transversalentzerrer und Augendetektionstaktsynchronisierer |
| US07/434,750 US4975927A (en) | 1988-11-10 | 1989-11-13 | Demodulator with composite transversal equalizer and eye detection clock synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63285005A JPH0687540B2 (ja) | 1988-11-10 | 1988-11-10 | 復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02131031A true JPH02131031A (ja) | 1990-05-18 |
| JPH0687540B2 JPH0687540B2 (ja) | 1994-11-02 |
Family
ID=17685914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63285005A Expired - Fee Related JPH0687540B2 (ja) | 1988-11-10 | 1988-11-10 | 復調装置 |
Country Status (6)
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|---|---|
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| EP (1) | EP0368307B1 (ja) |
| JP (1) | JPH0687540B2 (ja) |
| AU (1) | AU615864B2 (ja) |
| CA (1) | CA2002585C (ja) |
| DE (1) | DE68926653T2 (ja) |
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| JPH03245628A (ja) * | 1990-02-23 | 1991-11-01 | Matsushita Electric Ind Co Ltd | 時分割多重アクセス装置の端末装置 |
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| US6856648B1 (en) | 2000-07-17 | 2005-02-15 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for equalizer updating and sampling rate control |
| US6731683B1 (en) * | 2000-10-02 | 2004-05-04 | Lsi Logic Corporation | Serial data communication receiver having adaptive equalization |
| JP4480606B2 (ja) | 2005-03-18 | 2010-06-16 | 富士通株式会社 | データ受信装置および適応等化回路 |
| CA2777657C (en) | 2009-10-21 | 2015-09-29 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Reverberator and method for reverberating an audio signal |
| WO2016170557A1 (en) * | 2015-04-21 | 2016-10-27 | Nec Corporation | Optimization system |
Citations (2)
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| JPS60120610A (ja) * | 1983-11-16 | 1985-06-28 | アメリカン テレフオン アンド テレグラフ カムパニー | 線形変調されたデータ記号信号を等化する方法及びこれに用いる装置 |
| JPS62168434A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 重み付け制御回路 |
Family Cites Families (6)
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| US4859956A (en) * | 1987-10-30 | 1989-08-22 | Nec Corporation | Validity decision circuit capable of correctly deciding validity of an error signal in a multilevel quadrature amplitude demodulator |
-
1988
- 1988-11-10 JP JP63285005A patent/JPH0687540B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-09 CA CA002002585A patent/CA2002585C/en not_active Expired - Fee Related
- 1989-11-09 EP EP89120783A patent/EP0368307B1/en not_active Expired - Lifetime
- 1989-11-09 AU AU44522/89A patent/AU615864B2/en not_active Ceased
- 1989-11-09 DE DE68926653T patent/DE68926653T2/de not_active Expired - Fee Related
- 1989-11-13 US US07/434,750 patent/US4975927A/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| AU615864B2 (en) | 1991-10-10 |
| US4975927A (en) | 1990-12-04 |
| CA2002585A1 (en) | 1990-05-10 |
| EP0368307B1 (en) | 1996-06-12 |
| DE68926653D1 (de) | 1996-07-18 |
| EP0368307A3 (en) | 1991-11-21 |
| JPH0687540B2 (ja) | 1994-11-02 |
| DE68926653T2 (de) | 1997-02-13 |
| CA2002585C (en) | 1993-06-29 |
| AU4452289A (en) | 1990-05-17 |
| EP0368307A2 (en) | 1990-05-16 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |