JPS59211336A - ベ−スバンド制御通過帯域等化回路配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は搬送周波数の変調により伝送されたデータ信号
のベースバンド補正回路と、これら搬送波変調されたデ
ータ信号をベースバンド信号に変換する搬送波再生回路
と共働する第１復調回路と、ベースバンド信号の推定エ
ラーに応答し前記補正回路に設けられた可変素子に作用
する制御回路とを具えるベースバンド制御通過帯域等化
回路配置に関するものである。

この種の等化回路配置は例えば特に無線リンクによる伝
送を行う高速ディジタル伝送システムの受信機のような
分野に特に重要である。ディジタル伝送を高速で行うた
めには搬送周波数の２つの直交成分を位相変調及び振幅
変調（特に１６　ＱＡＭ変調の場合）する。この場合受
信機としては処理すべきデータ信号を中間周波信号とし
、従って処理すべき搬送周波数をこの中間周波数とする
。

かかる回路配置は米国特許第８．８７８，４６８号明細
書に記載されている。この既知の回路配置ではデータ信
号を補正するために先ず最初２つの信号路、即ち同相信
号路及び直交信号路を形成し、次いでこれら信号路の信
号をサンプルした後に信号路の各々に設けられた等化回
路に供給する必要がある。かかる従来の回路配置は、信
号路の各々に等化回路を設けるために構成が複雑になる
と共にサンプリングが通過帯域（搬送周波数）の信号に
影響を及ぼすようになる。実際上サンプリング瞬時のエ
ラーによって制御回路が好適に作動するのを妨害するよ
うになる。

本発明の目的は、かかる従来の回路配置の主な欠点を除
去し、サンプリングを不必要とし得るように適切に構成
配置した上述した種類の等化回路配置を提供せんとする
にある。

本発明は搬送周波数の変調により伝送されたデータ信号
のベースバンド補正回路と、これら搬送波変調されたデ
ータ信号をベースバンド信号に変換する搬送波再生回路
と共働する第１復調回路と、ベースバンド信号の推定エ
ラーに応答し前記補正回路に設けられた可変素子に作用
する制御回路と゛を具えるベースバンド制御通過帯域等
化回路配置において、前記補正回路によって、次式（こ
＼にｒｍ、１４ｍ、ρＪ、φコは可変素子、τＪＩτ。

は定遅延、Ｍ、Ｎは定数）に従って時間ｔの連続関数で
ある通過帯域入力信号ｘ（ｔ）に応答して時間もの連続
関数である通過帯域出力信号を発生するようにしたこと
を特徴とする。

本発明の好適な例において、等化回路配置には前記第１
復調回路の−Ｅ流に配設された増幅器を更にぺけ、該増
幅器は少くとも１方の座標を有する信号の部分を平均で
一定となるレベルで最大公称値よりも大きく保持する利
得制御素子に接続された利得制御装置を具えるようにす
る。

本発明回路配置によれば通過帯域補正回路の可変素子の
値が搬送波再生回路の状態により影響されない利点を有
する。かがる利点のため、１９’８３年８月７日に本願
人により出願されたフランス国特許願第８８０８６８８
号に記載された搬送波再、化回路を主として用いる復調
器に関連し、ＡＧＣ回路を具えるかかる回路配置は再生
された搬送波と受信した搬送波との間が同期されていな
い場合でも等化を行うようになる。

又、本発明によれば搬送波再生回路によって等化を行い
得る他の利点がある。

本発明の好適な例では補正フィルタを搬送波周波数で作
動する可変素子により構成する。

かかる好適例によれば同相信号路及び直交信号路を設け
る必要はなく、従ってこれら信号路の各々に等化回路を
設ける必要はない。

本発明の他の好適な例では通過帯域補正回路を、搬送波
周波数の発振回路と共働する第２復調回路と、該第２復
調回路の出力信号に作用する等化回路と、前記予定周波
数の発振回路と共働し前記第１復調回路の人力信号を発
生する変調回路とで構成し得るようにする。

かように構成することによって等化回路を低い周波数で
作動させることができ、これにより多数の可変素子を必
要とするも補正回路の構成を簡単、化し、しかも等化回
路の可変パラメータを搬送波再生回路の状態に対し無関
係に保持することができる。

図面につき本発明を説明する。

第１図に示す本発明等化回路配置ではその人力端子１に
搬送波の位相変調及び振幅変調を示す入力信号を供給す
る。この信号は雑音を受けて伝送中に歪むようになる。

復調器２によって好適な復調を行うためには通過帯域補
正回路３を設り、その入力端子を装置の人力端子１に接
続し、出力端子５を復調器２の入力端子に接続する。こ
の復調器２の出力端子Ｐ及びＱの出力信号は出力端子５
の信号の振幅を発振器１ｏの出方信号の同相成分Ｐ及び
直交成分Ｑに夫々投影されたものである。

処理装置１１によって補正信号を低域通過フィルタ１２
を経て発振器１０に供給し、この目的のため処理回路１
１は周波数制御特性を具える。即ちこの処理装置１：ｒ
によって更にその出方端子１５にベースバンドデータを
供給すると共に制御回路２０にもベースバンド信号を供
給し、この制、御回路２０によって通過帯域補正回路３
の可変素子を制御する。

本発明によれば通過帯域補正回路によって通過帯域出力
信号ｖ（ｔ）を発生する。この出力信号ｖ（ｔ）は時間
ｔの連続関数であり、−これも時間ｔの連続関数である
通過帯域入力信号ｘ（ｔ）に応答し、次式で表わすこと
ができる。

こ＼にｒｍ、〜、ρｊ、φ、は可変素子、τコ及びτ、
は定遅延、Ｍ、Ｎは定数である。

第２ａ図は本発明等化回路配置に好適な補正回路を示し
、本例ではこれをトランスバーサルフィルタＦＴとする
。この場合には上記式（１）の全部のｍに対してｒｍ＝
ｏとするものとする。この補正回路は遅延τ０．τ２．
τ８．−一一τＮを夫々発生するＮ個の遅延素子の縦続
接続配置により構成する。

入力端子１と遅延τ、を発生する遅延素子との間に日出
タップを設け、この日出タップに可変パラメ、−タρ。

倍の乗算素子及び可変量φ。の移相器を直列に接続する
。同様に遅延素子（τ□、τ２）。

（τ２．τ８）、（τＢ　＋　−−−）　（−−−、τ
Ｎ）聞及び遅延素子（τＮ）の出力端子に夫々日出タッ
プを設け、これら日出タップの各々にも可変乗算素子（
ρ０．ρ２．ρ３１−−１ρＮ）及び可変移相器（φ□
、φ２．φ、　、　−−−１＞、　）を夫々直列接続す
る〇又、加算器２０によってこれら日出タップから出力
端子５に到来する信号を夫々加算する。

第２ｂ図は巡回形伝達機能ＦＲを有する補正回路、即ち
上記式（１）においてｊ−ｉ乃至Ｎの全部に対し、ρ、
〜０及びτ。−０とした場合の巡回形伝達機能を有する
補正回路を示す。巡回形溝体の安定性をチェックする全
ての問題を回避するために単一の遅延素子を有する構体
の縦続接続配置を用いる。この構体は加算器２１を具え
、その出力端子を装置の出力端子５に接続すると共に可
変移相器（ψ）、可変パラメータ倍の乗算素子（ｒ）及
び遅延素子（τ）を経て加算器２１の他方の入力端子に
接続し、その１方の入力端子を装置の入力５端子１に接
続する。

第２Ｃ図は巡回形溝体ＦＲ’を有する補正回路を示し、
本例ではこの回路を第２ｂ図に示す所と同様の複数個の
巡回形溝体ＦＲの縦続接続配置によって構成する。

第２ｄ及び２Ｃ図に示す補正回路はトランスノ（−ザル
フィルタＦＴとこれに縦続接続された巡回形溝体Ｆ　Ｒ
’　（第２ｅ図）とで構成する〇第２ｆ図は標準構体を
有する補正回路を示す。

この構体は縦続接続の遅延素子（τｌ、τ”、−一一ト
・を具える。この縦続接続配置を用いてトランスノく一
サル構体と巡回構体とを同時に構成する。即ちトランス
バーサル構体は、上記遅延素子の縦続接続配置のほかに
、加算器２２を具え、これにより縦続接続遅延素子の種
々の口出タップに接続され・可変移相素子φ）、φ′、
−一一及び可変乗算素子ρ′ρ′、−一一を有する数個
の支路から到来する信号を加算し得るようにする。又巡
回形溝体は、上記遅延素子の縦続接続配置のほかに、加
算器２３を具え、その出力端子を加算器２２の入力端子
に接、続し、これにより入力端子１の信号と可変移相素
子ψ及び可変乗算素子ｒが挿入された関連の支路から到
来する信号とを加算し得るようにする。

第２ｇ図はベースバンドで作動し、しかも上記式（１）
を満足する補正回路を示す。本例補正回路は、先ず最初
直交復調器８０を具え、その構成を以下に説明する。こ
の復調器は既知のように２個の単位復調器３１及び３２
を具え、その１方の入力端子を共に装置の入力端子１に
接続し、復調器８１の他方の入力端子を水晶発振器３５
の出力端子に接続し、復調器３２の他方の入力端子を、
発振器３５の出力信号を９０°に亘り推移する移相器３
６の出力端子に接続する。この復調器８ｏの出力Ｐを復
調器３１の出力で構成し、復調器３ｏの出力Ｑを復調器
３２の出力で構成する。回路４０゜’１１．４２及び４
３は可変パラメータ等化回路を示し、これら等化回路は
第２ａ乃至２ｆ図に示すトランスバーサル形、巡回形又
はその組合せ形のものとすることができる。

等化回路４０及び４１の入力端子を復調器８゜、の出力
端子Ｐに接続し、等化回路４２及び４′３の入力端子を
復調器３０の出力端子Ｑに接続する。

等化回路４０及び４２の出力端子を信号加算器４５の入
力端子に接続し、等化回路４１及び＋８の出力端子を他
方の信号加算器４６の入力端子に接続する。加算器４５
．４６の出力信号を直交変調器５０により発振器８５の
周波数の搬送波で再び変調する。この変調器５０を２個
の単位変調器６７及び５８で構成する。変調器５７の２
個の入力端子を加算器４５の出力端子及び発振器３５の
出力端子に夫々接続し、変調器５８の２個の入力端子を
加算器４６の出力端子及び発振器３６の出力信号を９０
°に亘り推移する移１１４器６０に夫々接続する。これ
ら変調器５７及び５８の出力端子を加算器６２の入力端
子に接続し、加算器６２の出力端子を装置の出力端子５
に接続する。

種々の可変素子ρ３．φ］　、ｒｍ及びへは制御回路ｚ
Ｏにより、以下に詳細に説明するようにグラディエンド
アルゴリズムから導出したアルゴリズムを用いて制御し
ベースバンドの平均２乗誤差を、最小にし得るようにす
る。

種々の可変素子は瞬時エフ−ｅに応答し以下に示すよう
に調整する。

→　鎧 ρに＋、すに−Ａ［ｅ、茄］ →　ｄ φに＋、−φｋＢ　（ｅ　、ａ、ｉ、　Ｊ→　θｅ ｒｋ＋□−ｒｋ−ＣＣｅ、Ｔ〕 →　σぎ ψに＋□−％ｋ　Ｄ（ｅ、π〕 こ−に指標にはデータ伝送速度の逆数で分離された瞬時
を示し、Ａ、Ｂ、Ｃ及びＤは例えば次に示す関数とする
。

Ａ（Ｘ、、Ｙ）−δＳｇｎ（Ｘ、ｙ）−〇（ｘ、ｙ）Ｂ
（Ｘ、ｙ）−４ＳｇｌＸ、ｙ）−Ｄ（Ｘ、Ｙ）δ及びε
は正の定数であり、関数ｓｇｎは次に示すものとする。

ｓｇｎｘ−１この場合Ｘ＞Ｏ ｓｇｎｘ−−１この場合Ｘ＜Ｏ 或いは又１ 、δ及び６は正の定数とする。

本発明等化回路配置の好適な例を詳細に説明する前に、
１６’ＱＡＭ変調の原理を説明する。この１、６　Ｑ　
Ａ　Ｍ変調は本発明等化回路配置の入力端子に供給され
る信号に対して用いられる変調方法で、ある。

この１６　Ｑ　Ａ　Ｍ変調を１６状態変調とする。即ち
これら】６変調状態を第３図にＥ　］、　、　Ｅ　２　
。

Ｅ　３　、−−−　Ｅ　１６で示ず。変調状態Ｅ１は信
号成分Ｐ及びＱに関連する振幅＋＋　Ｉ　Ｉ＋の信号に
よって特徴付けられ、変調状態Ｅ３は信号成分Ｐ及びＱ
に関連する振幅°゛８”′の信号によって特徴付けられ
、変調状態Ｅ２は信号成分Ｐ及びＱに夫々関連する振幅
゛３′″及びパ１”１の信号によって特徴付けられ、変
調状態Ｅ４は信号成分Ｐ及びＱに夫々関連する振幅“１
″及びパ３゛″の信号によって特徴付けられる。変調状
態Ｅ５　、Ｅ６　、Ｅ７及びＥ８は信号成分ｑに関連し
、変調状態Ｅｌ　、Ｅ４　、Ｅ８及びＥ２に対し夫々対
称とする。又、変調状態Ｅ、！］　。

ＥＩＯ、Ｅｌｌ　、Ｅｌ２　、Ｅｌ’ｌ　、Ｅｌ４　［
１５、及びＥｌ６は信号成分Ｐに関連し変調状態Ｅ　５
１Ｅ８　、Ｅ’７　、Ｅ６　、Ｅｌ　、Ｅ４　、Ｅ、８
及びＥ２に対し夫々対称とする。

第４図は本発明等化回路配置の好適な例を示し、図中第
１及び２図に示す構成素子と同一の構成素子には同一の
符号を付して示す。

本例では補正回路８を２部分即ちトランスバーサル構体
を有する第１部分３ａ及び巡回形構体を有する第２部分
３ｂで構成する。このトランスバーサル構体を有する第
１部分３ａは可変移相素子φ及び可変パラメータρ倍の
采％素子を具える。

移相素子φの出力端子を時間遅延τを発生ずる遅延素子
を経て加算器２０ｒの１方の入力端子に接続する。乗算
素子ρの出力端子を加算器２　（Ｊ’の他方の入力端子
に接続する。巡回形構体奈有する第２部分８ｂは加算器
２１／を具え、その１方の入力端子を加算器２０／の出
力端子に接続し、ＩＪｌ’１算器２１／の出力端子を装
置の出力端子５に接続する。又、加算器２１／の出力端
子をその他方の入力端子に、移相素子ψ、乗算素子ｒ及
び時間遅、延τを発生する他の遅延素子を経て接続する
。これら画部分３ａ及び８ｂは次に示す伝達関数Ｇ（ν
）及びＨ（ν）を夫々有する。

Ｃｒ（ｖ）−ｐ＋。１（φ−２πシτ）旧′）″″ππ
百１野可 この時間遅延τを適宜選定してこれらフィルタの伝達関
数が周波数帯域”／−ｒ　＞咎（こくに咎は変調速度に
等しい）で単−極又は彫−零のみを示し得るようにする
。

又、時間遅延τの倍数瞬時に装置の入力端子１の信号を
直線性とするためにこの遅延を期間Ｔの匙、従ってτ−
恥とする。

装置の出力端子５と復調器２の入力端子との間にＡＧＣ
（自動利得制御）増幅器６０を設け、その利得を伝送さ
れた信号の統計量に従って制御される自動利得制御素子
６１によって決めるようにする。

第５図は処理回路１１を詳細に示す。この処理、回路は
前述のフランス国特許願第８８０３６８８号に記載され
ている。この処理回路１１は帯域決定回路１１０を具え
、この回路１１０には加算器１１５を設け、その副入力
端子を直交復調器２の出力端子Ｐ及びＱに接続すると共
にその出力端子を決定回路１１６に接続し、且つ減算器
１１７を設け、その（＋）入力端子を直交復調器２の出
力端子Ｑに接続し、（−ン入力端子を復調器２の出力端
子Ｐに接続し、減算器］、　１７の出力端子を決定回路
］１８に接続する。又、帯域決定回Ｆ＃Ｉ１．１．　。

には決定回路１１９を設け、その入力端子を復調器２の
出力端子Ｑに接続し、且つ決定回路］２０を設け、その
入力端子を復ｉｇ器２の出力端子Ｐに接続する。これら
決定回路１１６，１１８，１１９及び１２０によってそ
の入力側の信号・が”　（１”よりも大きい場合に論理
値゛′］゛″の信号を発生し、入力側の信号が０”′よ
りも小さい場合に論理値°°０“′を発生する。この出
力側の論理値は状態信号の種々の状態が現われる速度で
発生ずる。この目的のため、既知のようにクロックｆ３
号発生器、１２５を設け、これにより発生速度を表わす
信号Ｈを発生すると共にこれらクロック信号Ｈを種々の
決定回路１１．６　、１１８　、１１９及び１２０に一
供給する。又、帯域決定回路１１０には次に示す決定回
路をも設ける。

０決定回路１８０ｔその入力端子を前記出力端子Ｑに接
続して入力信号が＝’　＋　ａ　＋＋よりも大きい場合
に論理信号”′１′”を発生し、入力信号が”　＋　３
１＋よりも小さい場合に論理信号＋＋　０１１を発生ず
る。

０゛決定路１８１；その入力端子を前記出方端子Ｑに接
続して入力信号がｌ　−３１１よりも小さい場合に論理
信号＋＋　ｌＩ＋を発生し、人力信号がＩＩ　−ａ　＋
＋よりも大きい場合に論理信号＋＋　０１１を発生ずる
。

０決定回路１３２１その入力端子を前記出方端子Ｐに接
続して人力信号が＋３′”よりも大きい場合に論理信号
°′１′”を発生し、人力信号が＋３”よりも小さい場
合に論理信号１１０１１を発生する。

Ｏ決定回路１８３；その入力端子を前記出力端子Ｐに接
続して入力信号が＋＋　、　３　＋＋よりも小さい場合
に論理信号＋＋　Ｉ　＋＋を発生し、入力信号が＋＋　
−３１１よりも大きい場合に論理信号゛′０′″を発生
する。

０決定回路１８４＋その入力端子を前記出方端子Ｑに接
続して入力信号が°’−，＋　２１＋よ・りも大きい場
合に論理信号ＩＩ　ＩＩ＋を発生し、人カ信七が”　＋
２１″よ−りも小さい場合に論理信号”ｏ”′を発生す
る。

・決定回路１８５；その入力端子を前記出力端子Ｑに接
続して入力信号が”−２’”よりも小さい場０１−　〜
　゛“　　　　〜剖・１！一吻←合家許論理信号ＩＩ　
１１１を発生し、人力信号が°−２′″よりも大きい場
合に論理信号４１０Ｉ＋を発生ずる。

０決定回路１３６；その入力端子をｎｆＪ記出方端子Ｐ
に接続して入力信号が°→−２”よりも大きい場合に論
理信号”′１′°を発生し、人力信号が”　＋　２１１
よりも小さい場合に論理信号”　ｏ　”を発生する。

０決定回路１３７；その入力端子を前記出力端子Ｐに接
続して入力信号がパ−２”′よりも小さい場合に論理信
チ°゛］”′を発生し、入力信号が＋１−２１＋よりも
大きい場合に論理信号゛′０′″を発生ずる。

これら決定回路により供給される論理信号を基にして種
々の論理回路によって種々の帯域を決めるようにする。

又、帯域決定回路１１０の排他的ＯＲゲート１４０．１
４１及び１４２によって帯域Ｘを決める。排他的ＯＲゲ
ート】４２の２個の入力端子のうちの１方の入力端子を
排他的ＯＲゲート１４０の出力端子に接続し、他方の入
力端子を排他的ＯＲゲート１４１の出力端子に接続する
。ゲート１４０の２個の入力端子を決定回路１　’］、
　９及び１２０の出力端子に接続し１、ゲート１４１の
２個の入力端子を決定回路１１６及び１１８の出力端子
に接続する。こねら帯域Ｘは座標軸Ｐ及びｑと、式ｐ＋
ｑ−ｏ及びｐ−ｑ−０（こ＼にｐは横座標値、ｑは縦座
標値）の座標とによって制限される。

又、ＯＲゲート１４５．’１４．６及び］４７と排他的
ＯＲゲート１４８と、排他的ＯＲゲート１４２の反転出
力とによって帯域Ｙを決める。即ちゲ−１−１，４８の
１方の入力端子を排他的ＯＲゲート１４２の出力端子に
接続し、他方の入力端子をＯＲゲート１４７の出力端子
に接続する。ＯＲゲート１４７の１方の入力端子をＯＲ
ゲ−１・１４＋５の出力端子に接続し、他方の入力端子
をＯＲゲート１４６の出力端子に接続する。ＯＲゲート
１４５の２個の入力端子を決定回路１８０及び１３〕の
出力端子に接続し、ＯＲゲ−）　１４．６の２個の入力
端子を決定回路１８２及び１３８の出力端子に接続する
。Ｐ、Ｑ面ではこれら帯域Ｙを座標軸Ｐ。

Ｑ及びラインｐ＋ｑ−ｏ及びｐ−ｑ−ｏと、ラインｐ−
３、ｐ−−３、ｑ−３及びｑ−−３により画成される正
方形とによって制限する。

更にＯＲゲート１５０，１５１及び］５２と、ゲート−
１ａ２と共働する排他的ＯＲゲート１５８とによって帯
域２を決める。即ちゲート１５３の１方の入力端子を排
他的ＯＲゲート１４２の出力、端子に接続し、他方の入
力端子をＯＲゲート１５２の出力端子に接続する。ゲー
ト１５２の】方の入力端子をゲート１５０の出力端子に
接続し、他方の入力端子をゲー）１５１の出力端子に接
続する。

ＯＲゲート１５０の２個の入力端子を決定回路１３４及
び１８５の出力端子に接続し、ＯＲゲート１５１の２個
の入力端子を決定回路１３６及び１３７の出力端子に接
続する。Ｐ、Ｑ面ではこれら帯域２を座標軸Ｐ、Ｑ及び
ラインｐ＋ｑ−ｏ及びｐ−ｑ−ｏと、ラインｐ−２、ｐ
−−２、ｑ−２及びｑ−−２により画成される正方形と
によって制限する。

ゲート］、　４２　、　ｉ　４８及び１５８の出力信号
を基として重み付き回路］６０により次に示すように積
分低域通過フィルタ１２に信号を供給し、これにより Ｏゲート１４２，１４８及び１５３の出力信号の論理値
”　１　”に対し正の値＋Ｐｘ、　＋Ｐｙ、　＋Ｐ７を
割当てると共に論理値＋＋　０　＋＋に対し負の値Ｐ　
　＋　　Ｐ　　＋　　Ｐｚを割当てる。

ｘ　　　　　　　ｙ ０その後、これら割当てられた値を加色器１６２によっ
て互に加算する。

Ｐｘ　＋　Ｐｙ及びＰ２の値を適宜定めてＰＸ−３，５
、Ｐ　　−２及びＰ２−０．５となるようにする場合に
は重み付き帯域ＺＰＩ　、ＺＰ２　、ＺＰ３　、ＺＰ４
１　。

ＺＰ５及びＺＰ６が画成される。

座標軸Ｐ１ラインｐ−ｑ−ｏ及びラインｐ−２により制
限される帯域ＺＰＩに対しては値“（−２１＋を割当て
る。

座標軸Ｐ１ラインｐ−ｑ−ｏ、ラインｐ−２及びライン
ｐ−３により制限される帯域ＺＰ２に対しては値゛＋　
−１Ｉ″を割当てる。

座標軸Ｐ、ラインｐ−ｑ−ｏ及びラインｐ−３により制
限される帯域ＺＰ、３に対しては値°゛−５“を割当て
る。

ライン’９−（１−０に関して帯域ＺＰｉ、ＺＰ２及び
ＺＰ８に対し対称である帯域ＺＰ４・、ＺＰ５及びＺＰ
６に対しては値＝−＋　２＋＋　−＋　ｌ′Ｉ及び−＋
　５　＋＋を夫々割当てる。

他の象限に対する帯域の分布は座標Ｐ及びＱの挿入点を
中心に第１象限を順次回転させることにより決めるよう
にする。

決定回路を、種々の変調状態Ｅｌ乃至Ｅ１６に関連する
論理信号を供給するために用いることができることは明
らかである。決定回路１１９゜１２０　、１８４　、１
３５　、．１３６及び１３７の出力信号を夫々ＦＱ　、
ＦＰ　、ＦＱ２　、ＦＱ２Ｚ。

Ｆ’Ｐ２及びＦ　Ｐ　２／とすると、符号化回路１７０
によって変調状態Ｅｌ乃至Ｅ１６を表わす信号を供給す
る。即ち符号化回路１７０によって次に示す論理作動を
行う。

Ｅ８−ＦＱ２　、　ＦＰ２ Ｅ７　’−ＦＱ２　、　ＦＰ２Ｌ Ｅｌｌ　−ＦＱ２’　、　ＦＰ２’ Ｅ１５−ＦＱ２’　、　ＦＰ、２ Ｅ４−ＦＱ２　、　ＦＰ　、　Ｅ８ Ｅ２−ＦＰ２　、　ＦＱ、　Ｅ３ Ｅｌ　−ＦＰ　、　ＦＱ、　Ｅ８　、　Ｅ２　、　Ｅ４
Ｅ８−１ｉ’Ｐ２／　、　ＦＱ　、　Ｅ７ｗ６−ＦＰ　
、　ＦＱＺ　　、　Ｅ７ Ｅ５　−汗、ＦＱ、Ｅ７．万５罰 Ｅ１２−丁Ｐ　、　ＦＱ２’・ｒ口 ＥＩＯ−ＦＰ２／　、ＦＱ　　、ＥｌｌＥ９　−豆１頭
、ｒ汀、■罰、　Ｅ１２Ｅ１６−ＦＰ２　　、ＦＱ　　
、Ｅ１５Ｅｌｊ−ＦＱ２／　、層「、百Ｂ 決定回路および論理回路を基として変調状態をグイビッ
トによって直接決定し得ることは明らかである。すなわ
ち、例えば成る状態の第１ダイビツトによって決定回路
である比較器１１９および１２０により得られる象限の
数を与え、第２ダイビツトによって決定回路である比較
器１Ｓ４Ｓ至１３７およびゲート１５０１６よび１５１
により得られる象限のダイビットの位置を与えるように
する０ 利得制御我子６１の構成を第６図を二線同前に示□す。

この利得制御素子６１は増幅器１８０を具え、その入力
端子をＯＲゲート１４７の出力側をこ接続された導線Ｆ
１４７に接続し、出力端子を抵抗１８１の一端に接続し
、この抵抗の他端を並列接続のコンデンサ１８２および
他の抵抗１８３を経て接地する。この並列接続配置を可
変利得増幅器Ｇ１８５の一方の入力端子に接続し、この
増幅器の他方の入力端子に基準電圧を供給する。利得制
御増幅器６０の利得は可変利得増幅器１８５の出力電圧
によって固定する。

導線Ｆ　１４７の有効信号昏こよって座標の少くとも一
方が最大値（状態Ｅ　８　、　Ｅ　７　、−−−、　’
）よりも大きい再生データを示す。これら有効信号を用
し）て利得制御素子６１によってこの特性を有する再生
状態の部分を、伝送された信号の統計量の関数である目
標値に保持する。

制御回路２０の構成を第７図に詳細（こ示す。すなわち
制御回路２００Å力信号を再生されたデータと、受信信
号およびこれら再生データに相当する信号の公称値間の
エラー信号とによって構成する。制御回路２０はＴの倍
数の遅勉を行う遅延回路構体２００を具え、その入力側
をクロック信号発生ｆ、＋１２ｓのクロック信号Ｈによ
り制御されるサンプリング回路２０２０入力端子に接続
し、このサンプリング回路２０２の出力信号によって２
個のリードオンリイメモリ２０５および２０６のアドレ
スコードを伝送し得るようにする。制御ワードはこれら
アドレスコードに相当する。メモリ２０５からの制御ワ
ードを用いて部分３ａ（第４図）のパラメータグおよび
ρを制御すると共にメモリ２０６からの制御ワードを用
いて部分８ｂのパラメータψ１５よびｒを制御する。こ
れら制御ワードはそのままでは使用しない。従ってパラ
メータ値ダはアップ／ダウンカウンタ２０７の内容（こ
よって完全に決めるようにする。同様にパラメータ値ψ
は他のアップ／ダウンカウンタ２０８の内容によって決
めるようにする。これらカウンタ２０７および２０８を
制御するためにはメモリ２０５および２０６からの制御
ワードの２ビツトで充分である。メモリ２０５の出力側
に接続された導ＩＪＯＰＨで伝送される１ビツトによっ
て、その値に従ってアンプ７′ダウンカウンタ２０７を
進段するクロック信＠ＨをＡＮＤゲート２０９に通過さ
せるかまたは通過させないようにする。同様にＡＮＤゲ
ート２１Ｏをメモリ２０６の出力側に接続する導＠ＯＰ
Ｓで伝送される１ビツトによって、その値に従ってアッ
プ／ダウンカウンタ２０８の内容を変化させるかまたは
変化させないようにする。また、メモリ２０５により供
給され導線ＩＰＨで伝送される１ビツトによってその値
の関数としでアップ／ダウンカウンタ２０７を進段位置
または降段位置に副整する。／＜ラメータρおよびｒを
制御するためｋこは加算器２１５および２１６とバッフ
ァメモリ２１７および２１８とをΔ日）る。

これらパラメータの値ρおよびｒはノ（゛シフアメモリ
２１フおよび２１８の内容により夫々法める。

すなわちこれらメモリ２１７および２１８によって前段
の値と、メモリ２０５および２０６により処理された正
または負の増分との和を発生させるようにする。パラメ
ータ値、ρ、ψおよびｒσ）値は、少くとも最上位ビッ
トに対してサンプリング回Ｍ２ｏ２を経てメモリ２０５
および２０６の入力側にフィードバックする。

リードオンリイメモリ２０５お」二び２０６をプログラ
ムしてデータおよびエラー信号の／ぐラメータρ、〆、
ψ、ｒの現在値および瞬時（ｔ　＋ｎＴ）におけるデー
タの値の関数として関数 →　渥　　　　−ｄ　　　　−禮 Ａ　（ｅ＋　５．　）　＋　Ｂ　（ｅ＋　Ｂｐ　）　＋
　Ｏ（ｅ’＋　Ｂ、　）　＋→　θｅ Ｄ　（ｅ、Ｂｐ　）を推定する。

先ず最初メモ’）２０６の場合について考察する占部分
８ｂの各入力信号および出力信号をｙ　、（ｔ　）およ
びｖ（ｔ）とすると次式が成立する。

ｖ（ｊ）−ｙ（ｔ）＋ｋ　ｖ（ｔ−ｒ）ここにに−ｒｅ
ｉψ　　　　−−（１０）−イ？二ｖ（二”　−ｅｉｙ
Ｊ　ｖ（ｔ−ｒ　）＋ｋ　　　　ｖ（ｔ−ｒ　）＋ａ３
−　”ａｒ　　　　　　　　　ａｒ　　　　　ａｒθｔ
ａｖ（ｔ）　−”ＩＣｔ）　＋ｋ　−髄旦ごユａｔ　　
　〔−九−θｔ　　〕 θ■　　。

項７「はハラメータｒの修正により生ずるサンプリング
作動の変化に基因する。

実際上クロック信号再生回路１２５は、エネルギーがサ
ンプリング瞬時Ｇこ最大となるように作動する。

このエネルギーは次式に比例する。

Ｖ”（ｔ）−ｙ”（ｔ）＋に２ｖ”（ｔ−ｒ）＋２ｋｙ
（ｔ）ｖ（ｔ−ｔ）更に、サンプリング屏時には次式を
得る。

−’−Ｖ２（ｔ　）　−ｇ ｊ すなわち ａｙ（ｔ）＋に■仏にΩ−図号 一五一　　　δｔ、ａｔ−０ またエラーｅのグラディエンドは次式で示すように得る
ことができる。

ｅ　−ｖ（ｔ）−ｖ（ｔ） ここにｖ（ｔ）は推定値とし、グラディエンドは次式で
示すように導出することができる。

従って値ｖ（ｔ）は次式で示すようになる。

ｖ（ｔ）　　−Ｅｔｃｖ（ｔ）） ここにＥｔはカッコ内の式の瞬時ｔにおける平均値を示
Ｔ０これがため次式を得ることができる。

ａｅ二　−ｅ”ｌ’　　ｖ（ｔ−ｖ）＋に一’−ｖ（ｔ
−ｒ　）ａｒ　　　　　　　　ａｒ ＋６１ψ　Ｅｔ　（Ｖ（ｔ−Ｔ　））−ｋ　　Ｅ　ｔ（
ａ、　　Ｖ（ｔ−ｒ　））、式を簡単化するために、エ
ラーのグラディエン１トを、ｎＴ離間した２個のピーク
状態およびこの特定のパラメータに関し２個の順次のピ
ーク状態（ｎ−ｚ）、ず７ｊわち状ｍ［５Ｅ８　、Ｆ７
．Ｅｌｌ：ｉ’ａよびＥｌ５（第８図）に対してのみ評
価する。

このグラディエンドの評価は次式で示すように行う。

θｅ Ｅｔ、ｔ−Ｔ〔＆ｒ　〕 すなわち、これにより平均値を得、この平均値Ｖを１瞬
時ｔおよびｔ−１”で固定することにより次式を導出す
ることができる。

Ｅ　ｔ、　ｔ−Ｔ（（？：〕’＋＋１９１ψ　Ｅｔ、ｔ
−ｒ（ｖ（ｔ−ｒ）−Ｅｔ　（ｖ（ｔ−ｒ　）））＋ｋ
Ｅｔ、ｔ−Ｔ（甲−”ｊ（”ＦＡ曲〕）等化に近ずくに
つれて、τ−Ｔ／２とすると次式を得ることができる。

Ｅｔ、ｔ−Ｔ（ｖ（ｔ−’ｒ７ｚン）−（ｖ（ｔ）＋ｖ
（ｔ−’［’）Ｊ　−ｈ（ｔ−Ｔ／２）ｈ　−は歪みが
存在しない場合のチャンネ（ｔＶｗ） ルの総合伝達関数を表わすフィルタのパルス応答によっ
て得た値であり、この値は”Ａで簡単に表わすことがで
き、これにより次式を得ることができる。

ＥｚＣＶ（ｔ−Ｔ／２））”Ｖ（ｔ）−ｈｙ２一７ｇ；
　ｖ　（ｔ　−Ｔ／ｚ　）の評価は次に示す巡回式によ
って表わすことができる。

’ＴＦ　　ｖ（ｔ−Ｔ／”ン　−ｅ１ψ　ｖ（ｔ−Ｔ）
＋　ｋａｖ（”−Ｔ）−万＝− 従って次式を得ることができる。

θ Ｅｌ、　、＠−ＴＣＢ、　Ｖ（ｔ−Ｔ／２））−ｅ’Ｖ
（ｔ−Ｔ　）＋ｒｅ”ψ（ｈ□／２Ｖ　（ｔ−Ｔ　）”
ｈＢ／２Ｖ（ｔ））＋ｒ８ｅ４ｉｙＪ（ｈ、／２Ｖ（ｔ
−Ｔ　）十ｈ５／２Ｖ　（ｔ））＋、。

および： θ Ｅｔｔ、−Ｖ（ｔ−Ｔ／２））−ｒｅ”ψ（ｈ８／２Ｖ
（ｔ）Ｊ　　　’＋ｒ　８　ｅ　４１ψ（ｈ、／、Ｖ（
す３　＋　、、。

従って、第１項のみを考慮する場合には次式を得ること
ができる。

併〕　°ψ　− Ｅｌ、、、４ｙ　　−ｅｌｖ（ｔ　Ｔ）（ｈ□／、（ｔ
＋ｒ２ｅ２ｉｔ”）＋ｒｅｉψ〕同様にしてパラメータ
ｒに対するエラーのグラディエンドの値を推定できるの
で、パラメータψに対するエラーのグラディエンドを次
式で示すように推定することができる。

かくして最終的に次式を得ることができる。

メモリ２０６のアドレスコードを形成する嵐は次に示す
１ｌＴＩりである。

０エラーを決める８ビツト。このエラーは受信した信号
を表わす点が第８図の斜線領域に位置すする場合にのみ
考慮する。すなわちＩｐｌおよびｌｑｌが８以上となる
ようにこの点を決める場合には式ｐ＋ｑ−ｏおよびｐ−
ｑ−ｏのラインの何れの側にこの点が位置するかに応じ
てエラ□−が１＋”または６−”の符号を有するようを
こなる。エラー信号は、決定回路１１６および１１８の
出力側に接続された導ＩＦ１１　ｅおよびＥｌ１８で伝
送される信号によって処理されると共にゲート１４７の
出力側に接続された導ｌ゛線Ｆ１４７で伝送される信号
によって有効となる。

ｏｐ時ｔおよびｔ−Ｔで再生された状態を表わすビット
。

０値ψおよびｒを決める最上位ビット。

次にメモリ２０５の場合を考察する。

部分８ａの各入力信号および出カイ、５号をｘ（ｔ）お
よびｙ（ｔ）とすると次式が成立する。

ｙ（ｔ）　　−１）ｘ（ｔ）　　＋　　ｅｉｌｘ（ｔ−
ｒ）　　　　−−−（２１Ｊ）・部分３ａおよび３ｂに
より行うフィルタ動作が直線形であるため、これらフィ
ルタ動作は交換自在となり従って以下に示すように仮憩
変数ｚ（ｔ）を導入することができる。

ｖ（ｔ）−ρｚ（ｔ）＋ｅｉＯｚ（を−τ）この式を１
％換えると次式を得る０ ！仕り−ｚ（ｔ） θρ 従って ａｅ 、、、　−ｚ（ｔ）　−Ｅｔ（ｚ（ｔ）　）巡回を行う
ことによって次式を得ることができる。

ｚ　（ｔ　）−ｅ””ｖ（ｔ＋Ｔ／２　）−ｐｅ−２”
ｖ（ｔ＋Ｔ　）＋ｐ２ｅ−”’−ｖ（ｔ＋８Ｔ／２　）
−ρ８ｅ−４１０，。

最後に級数展開をρ２の項に限定することにより次式を
得ることができる。

ａｅ　　−４ダ ”’ｔ、ｔ＋Ｔ（，９，７）−ｅ　　　（ｂ３４（１＋
ρ”ｅ−”勺−ａｅ”）ｖ（ｔ＋Ｔ）この式を次に示す
ように書換えることができる。

ａ６　　　、　　　　　　ａｅ ”ｔ、ｔ＋Ｔ（Ｅ）Ｌｌｌ　”″−１ρ”ｔ、ｔ＋ＴＣ
ａｐづメモリ２０６をアドレスする場合と同様にメモリ
２０５のアドレスは、エラーを表わすヒ゛ットとく瞬時
ｔおよびｔ＋Ｔにおける再生された状態を表わすビット
と、パラメータρおよびグの最上位ヒ゛ットとを基にし
て行うことができる。

本発明では通過帯域補正回路が屯−の遅延素子を具える
場合の例を示したが、本発明はこれに１１１１！定され
るものではなく、補正回路がｎ個σ）遅延素子を具える
場合にも適用することができることは勿論である。この
場合（こは次数ｎの／ぐラメータを適用するために考慮
すべきデータをｎＴだけ離間するようにする。

【図面の簡単な説明】

第１図は本発明等化回路配置を示すブロック図、第２ａ
乃至２ｇ図は本発明等化回路配置Ｇこ好適な補正回路の
数例を示すブロック図、 第８図は１６　ＱＡＭ変調法に従って変〜ηされた°入
力信号に対する変調状態の分布を示す説明図、第４図は
本発明等化回路配置の好適な例を示すブロック図、 第５図は第４図の等化回路配置に好適な処理回路の１例
を示すブロック図、 第６図は第４図のＡＧＯ増幅器の制御素子の構成を示す
回路図、 第７図は第４図の等化回路配置の１部分を構成する制御
回路の１例を示すブロック図である。 ■・・・入力端子　　　　　２・・・復調器８・・・通
過帯域補正回路　５・・・出力端子１０・・・発振器　
　　　　　１１・・・処理装置１２・・・低域通過フィ
ルタ　２０・・・制御回路２０’、　２１．２１’、　
２２．２８．４５．４６．６２・・・加算器３０・・・
直交復調器　　　　８１．８２・・・復調器８５・・・
水晶発振器　　　８６．６０・・・移相器４０、４１．
４２．４８・・・等化回路５０・・・直交変調器　　　
５７．５８・・・変調器６０・・・ＡＧＯ増幅器 ６１・・・自動利得制御素子 １１０・・・帯域決定回路　　１１５・・・加算器１１
６、１１８〜１２０．１８０〜１８７・・・決定回路１
１７・・・減算回路 １４０、１４１．１４２：１４８．１５３・・・排他的
ＯＲゲート１４５、１４６．１４７．１５０．１５１．
１５２・・・ＯＲゲート１６０・・・重み付き回路　　
１６２・・・加′ｆｆ、器１７０・・・符号化回路。

Claims (1)

1. 【特許請求の範囲】 １　搬送周波数の変調により伝送されたデータ信号のベ
   ースバンド補正回路と、これら搬送波変調されたデータ
   信号をベースバンド信号に変換する搬送波再生回路と共
   働する第１復調回路と、ベースバンド信号の推定エラー
   に応答し前記補正回路に設けられた可変素子に作用する
   制御回路とを具えるベースバンド制御通過帯域等化回路
   配置において、前記補正回路によって、次式、 （こ＼にｒｍ＋　％　＋ρＪ、φＪは可変素子、τｊ。 τ□は定遅延、Ｍ、Ｎは定数）に従って時間１の連続関
   数である通過帯域入力信号ｘ（ｔ）に応答して時間ｔの
   連続関数である通過帯域出力信号を発生するようにした
   ことを特徴とするベースバンド制御通過帯域等化回路配
   置。 ス　通過帯域補正回路には搬送波周波数で作動する可変
   素子を設け、これにより通過帯域補正回路を搬送波再生
   回路の状態とは無関係とするようにしたことを特徴とす
   る特許請求の範囲第１項記載のベースバンド制御通過帯
   域等化回路配置。 ＆　通過帯域補正回路を、搬送波周波数の公称値に等し
   い予定周波数の発振回路と共働する第２復調回路と、該
   第２復調回路の出力信号に作用する等化回路と、前記予
   定周波数の発振回路と共働し前記第１復調回路の入力側
   に補正通過帯域信号を供給し、第２復Ｗ１％回路の入力
   側に補正すべき通過帯域信号を供給する変調回路とで構
   成するようにしたことを特徴とする特許請求の範囲第１
   項記載のベースバンド制御通過帯域等化回路配置。 ｔ　等化回路配置には前記第１復調回路の上流に配設さ
   れた増幅器を更に設け、該増幅器は少くとも１方の座標
   を有する信号の部分を平均で一定となるレベルで最大公
   称値よりも大きく保持する利得制御素子に接続された利
   得制御装置を具えるようにしたことを特徴とする特許請
   求の範囲第１項乃至第８項の何れかに記載のベースバン
   ド制御通過帯域等化回路配置。 氏　制御回路は、リードオンリイメモリ回路により達成
   される統計的グラディエンドアルゴリズムから導出した
   アルゴリズムを実行する手段によって構成し、前記リー
   ドオンリイメモリ回路のアドレスコードを、可変素子の
   値を表わす第１コードと、前記第１復調回路の出力から
   取出され、再生したデータを表わす第２コード及び前記
   推定エラーを表わす８Ｊａコードと時間遅延がｎＴ　（
   １，６をデータ伝送速度、ｎを整数）のメモリにより供
   給される第４コードとで構成し、ほかにサンプリング回
   路を設けて上記コードを伝送されたデータの速度で前記
   リード・オンリイメモリ回路に供給し、該リードオンリ
   イメモリ回路の出力フードを用いて前記導出されたアル
   ゴリズムに従って可変素子の値を一定化するようにした
   ことを特徴とする特許請求の範囲第１項乃至第４項の何
   れかに記載のベースバンド制御通過帯域等化回路配置。 ６　通過帯域補正回路によって次式 ％式％（） （こ−にｒ、ψ、ρ、φは可変素子、署はデータ伝送速
   度）で示される関係を硲立するようにしたことを特徴と
   する特許請求の範囲第１項乃至第５項の何れかに記載の
   ベースバンド制御通過帯域等化回路配置。 ７、ＱＡＭ変調法に従って変調されたデータ信号に対し
   制御回路が瞬時ｎＴたけ離間された振幅が最大のピーク
   状態のみに対する選択手段を具えることを特徴とする特
   許ｍｌ求の範囲第４項又は第５項に記載のベースバンド
   制御通過帯域等化回路配置。