JPH08162957A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH08162957A JPH08162957A JP6307196A JP30719694A JPH08162957A JP H08162957 A JPH08162957 A JP H08162957A JP 6307196 A JP6307196 A JP 6307196A JP 30719694 A JP30719694 A JP 30719694A JP H08162957 A JPH08162957 A JP H08162957A
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Abstract
(57)【要約】
【目的】 高ダイナミックレンジを有するフローティン
グ型のＤ／Ａ変換装置を提供する。 【構成】 デジタルフィルタ１とデジタルフィルタ１入
力の振幅レベルをモニタする行なう振幅検出器２と振幅
検出器２出力に基づいてデジタルフィルタ１出力より得
られるデータをＤ／Ａ変換器４、５に対して振り分けを
行なう振り分け回路３とＤ／Ａ変換器４、５出力を所定
の比を持たせて加算する増幅器６、加算器７とを備え、
振り分け回路３が、デジタルフィルタ１入力が所定のレ
ベルを超えるとＤ／Ａ変換器５へのデータを徐々に小さ
くし一定の時間経過後にはゼロにしてＤ／Ａ変換器４を
用いてＤ／Ａ変換を行なうようにし、デジタルフィルタ
１出力が所定のレベル以下になるとＤ／Ａ変換器５を用
いてＤ／Ａ変換を行なうようにする。
グ型のＤ／Ａ変換装置を提供する。 【構成】 デジタルフィルタ１とデジタルフィルタ１入
力の振幅レベルをモニタする行なう振幅検出器２と振幅
検出器２出力に基づいてデジタルフィルタ１出力より得
られるデータをＤ／Ａ変換器４、５に対して振り分けを
行なう振り分け回路３とＤ／Ａ変換器４、５出力を所定
の比を持たせて加算する増幅器６、加算器７とを備え、
振り分け回路３が、デジタルフィルタ１入力が所定のレ
ベルを超えるとＤ／Ａ変換器５へのデータを徐々に小さ
くし一定の時間経過後にはゼロにしてＤ／Ａ変換器４を
用いてＤ／Ａ変換を行なうようにし、デジタルフィルタ
１出力が所定のレベル以下になるとＤ／Ａ変換器５を用
いてＤ／Ａ変換を行なうようにする。
Description
【０００１】
【産業上の利用分野】本発明はＤ／Ａ変換装置に係り、
特に、より高いダイナミックレンジを得ようとするもの
である。
特に、より高いダイナミックレンジを得ようとするもの
である。
【０００２】
【従来の技術】近年のデジタル信号処理技術の進歩に伴
い、デジタル信号とアナログ信号とのインターフェース
であるＤ／Ａ変換技術の重要性が益々高まっている。
い、デジタル信号とアナログ信号とのインターフェース
であるＤ／Ａ変換技術の重要性が益々高まっている。
【０００３】従来のＤ／Ａ変換装置を図８に示し、その
説明を行なう（たとえば誠文堂新光社発行、無線と実験
誌１９９２年３月号pp24-25）。図８において、入力さ
れる１６ビット、サンプリング周波数fsの信号を８倍オ
ーバーサンプリングデジタルフィルタ１００が２０ビッ
ト、サンプリング周波数８fsの信号に変換し、プロセッ
サ１０１に与える。したがって、プロセッサ１０１入力
は−５２４２８８〜＋５２４２８７である。プロセッサ
１０１では、入力が−３２７６８〜＋３２７６７のとき
は１６ビットＤ／Ａ変換器（以下、単にＤＡＣと称す）
１０２に対してはゼロを、ＤＡＣ１０３に対しては入力
をそのままの形で出力する。入力が−３２７６８以下の
ときは、ＤＡＣ１０２に対しては、｛入力＋３２７６
８｝を出力し、ＤＡＣ１０３に対しては、−３２７６８
を出力する。入力が＋３２７６７以上のときは、ＤＡＣ
１０２に対しては、｛入力−３２７６７｝を出力し、Ｄ
ＡＣ１０３に対しては、＋３２７６７を出力する。
説明を行なう（たとえば誠文堂新光社発行、無線と実験
誌１９９２年３月号pp24-25）。図８において、入力さ
れる１６ビット、サンプリング周波数fsの信号を８倍オ
ーバーサンプリングデジタルフィルタ１００が２０ビッ
ト、サンプリング周波数８fsの信号に変換し、プロセッ
サ１０１に与える。したがって、プロセッサ１０１入力
は−５２４２８８〜＋５２４２８７である。プロセッサ
１０１では、入力が−３２７６８〜＋３２７６７のとき
は１６ビットＤ／Ａ変換器（以下、単にＤＡＣと称す）
１０２に対してはゼロを、ＤＡＣ１０３に対しては入力
をそのままの形で出力する。入力が−３２７６８以下の
ときは、ＤＡＣ１０２に対しては、｛入力＋３２７６
８｝を出力し、ＤＡＣ１０３に対しては、−３２７６８
を出力する。入力が＋３２７６７以上のときは、ＤＡＣ
１０２に対しては、｛入力−３２７６７｝を出力し、Ｄ
ＡＣ１０３に対しては、＋３２７６７を出力する。
【０００４】ＤＡＣ１０２、ＤＡＣ１０３では、入力さ
れた信号をＤ／Ａ変換し、アナログ信号として出力す
る。これらの出力は、ＤＡＣ１０２出力は直接、ＤＡＣ
１０３出力は減衰器１０４で１／ｋ（ここでは１／１
６）された後加算器１０５に与えられる。
れた信号をＤ／Ａ変換し、アナログ信号として出力す
る。これらの出力は、ＤＡＣ１０２出力は直接、ＤＡＣ
１０３出力は減衰器１０４で１／ｋ（ここでは１／１
６）された後加算器１０５に与えられる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、減衰器１０４の減衰率（１／ｋ）を非常
に高い精度で実現しなければ、プロセッサ１０１への入
力信号が＋３２７６７、−３２７６８を越える箇所で出
力波形に不連続が生じ、歪が発生する。特に、プロセッ
サ１０１に対する入力が＋３２７６７をオフセットとす
る微少な、あるいはややレベルの低い正弦波であった場
合は特にその歪による影響が顕著になるという問題点が
あった。
うな構成では、減衰器１０４の減衰率（１／ｋ）を非常
に高い精度で実現しなければ、プロセッサ１０１への入
力信号が＋３２７６７、−３２７６８を越える箇所で出
力波形に不連続が生じ、歪が発生する。特に、プロセッ
サ１０１に対する入力が＋３２７６７をオフセットとす
る微少な、あるいはややレベルの低い正弦波であった場
合は特にその歪による影響が顕著になるという問題点が
あった。
【０００６】本発明は上記の問題点に鑑み、減衰器精度
がそれほど要求されないＤ／Ａ変換装置を提供するもの
である。
がそれほど要求されないＤ／Ａ変換装置を提供するもの
である。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明によるＤ／Ａ変換装置は、Ｋビットのデジタル
信号と、このデジタル信号を入力としてオーバーサンプ
リングを行ないＭビット出力を得るデジタルフィルタ
と、第１、第２のＤ／Ａ変換器と、前記デジタルフィル
タ入力のレベルに基づき、前記第１、第２のＤ／Ａ変換
器に対し、前記デジタルフィルタ出力を振り分ける振り
分け手段と、前記第１、第２のＤ／Ａ変換器出力を所定
の比を持たせて加算する手段とを備えたものである。
に本発明によるＤ／Ａ変換装置は、Ｋビットのデジタル
信号と、このデジタル信号を入力としてオーバーサンプ
リングを行ないＭビット出力を得るデジタルフィルタ
と、第１、第２のＤ／Ａ変換器と、前記デジタルフィル
タ入力のレベルに基づき、前記第１、第２のＤ／Ａ変換
器に対し、前記デジタルフィルタ出力を振り分ける振り
分け手段と、前記第１、第２のＤ／Ａ変換器出力を所定
の比を持たせて加算する手段とを備えたものである。
【０００８】
【作用】上記構成により、振り分け手段は、入力される
デジタル信号の振幅レベルに対し、デジタルフィルタ入
力のレベルが一定レベルを超えたときに振り分け動作を
開始し、入力信号の振幅レベルが一定レベル以下になる
ときはデジタルフィルタ出力のゼロクロスポイントを用
いて振り分け動作を行なう。そのため、入力信号レベル
が大きくなった場合においてもデジタルフィルタの群遅
延時間分前もって振り分け動作を開始することができ、
第１、第２のＤ／Ａ変換器に与えられる信号の急激な変
化を避けることができる。これにより、第１、第２のＤ
／Ａ変換器間の切り換えをスムーズに行なうことができ
るため出力波形に不連続が発生せず、多少加算精度がず
れても違和感のない音を再生することができるものであ
る。
デジタル信号の振幅レベルに対し、デジタルフィルタ入
力のレベルが一定レベルを超えたときに振り分け動作を
開始し、入力信号の振幅レベルが一定レベル以下になる
ときはデジタルフィルタ出力のゼロクロスポイントを用
いて振り分け動作を行なう。そのため、入力信号レベル
が大きくなった場合においてもデジタルフィルタの群遅
延時間分前もって振り分け動作を開始することができ、
第１、第２のＤ／Ａ変換器に与えられる信号の急激な変
化を避けることができる。これにより、第１、第２のＤ
／Ａ変換器間の切り換えをスムーズに行なうことができ
るため出力波形に不連続が発生せず、多少加算精度がず
れても違和感のない音を再生することができるものであ
る。
【０００９】
【実施例】以下図面に基づき本発明の一実施例を説明す
る。図１は本発明の一実施例によるＤ／Ａ変換装置を示
すブロック図である。図１において、デジタルフィルタ
１は、入力される２０ビット、サンプリング周波数fsの
信号Ｘ１を２０ビット、サンプリング周波数８fsの信号
に変換し出力する。デジタルフィルタ１は有限インパル
ス応答型（ＦＩＲ）フィルタで構成されており、時間τ
（ここでは６４クロック分）の群遅延を有している。振
幅検出器２は入力Ｘ１の振幅レベルをモニタし、振幅レ
ベルが−３２７６８〜＋３２７６７のときには“０”
を、その他のときには“１”を制御信号Ｃ１として出力
する。振り分け回路３は端子Ｉに与えられる２０ビット
データＸ２を、端子Ｃに与えられる制御信号Ｃ１に基づ
いて端子Ｇ、Ｌに振り分けて出力する。ここでは、制御
信号Ｃ１が“０”のときは端子Ｇには何も出力せず、端
子Ｌに対してデータＸ２の下位１６ビットを割り当てて
出力する。制御信号Ｃ１が“１”になると端子Ｌの信号
を徐々に減衰させる一方、端子ＧからデータＸ２の上位
１６ビットを徐々に振幅レベルを拡大させながら出力す
る。動作開始から時間τ経過時にはこの動作が完全に終
了する。そして制御信号Ｃ１が“１”から“０”になる
と、一定の時間経過後、再びデータＸ２のゼロクロス点
で端子Ｇ出力をゼロにし、端子ＬからデータＸ２の下位
１６ビットを出力する。４は振り分け回路３の端子Ｇに
接続された第１のＤＡＣ、５は端子Ｌに接続された第２
のＤＡＣである。
る。図１は本発明の一実施例によるＤ／Ａ変換装置を示
すブロック図である。図１において、デジタルフィルタ
１は、入力される２０ビット、サンプリング周波数fsの
信号Ｘ１を２０ビット、サンプリング周波数８fsの信号
に変換し出力する。デジタルフィルタ１は有限インパル
ス応答型（ＦＩＲ）フィルタで構成されており、時間τ
（ここでは６４クロック分）の群遅延を有している。振
幅検出器２は入力Ｘ１の振幅レベルをモニタし、振幅レ
ベルが−３２７６８〜＋３２７６７のときには“０”
を、その他のときには“１”を制御信号Ｃ１として出力
する。振り分け回路３は端子Ｉに与えられる２０ビット
データＸ２を、端子Ｃに与えられる制御信号Ｃ１に基づ
いて端子Ｇ、Ｌに振り分けて出力する。ここでは、制御
信号Ｃ１が“０”のときは端子Ｇには何も出力せず、端
子Ｌに対してデータＸ２の下位１６ビットを割り当てて
出力する。制御信号Ｃ１が“１”になると端子Ｌの信号
を徐々に減衰させる一方、端子ＧからデータＸ２の上位
１６ビットを徐々に振幅レベルを拡大させながら出力す
る。動作開始から時間τ経過時にはこの動作が完全に終
了する。そして制御信号Ｃ１が“１”から“０”になる
と、一定の時間経過後、再びデータＸ２のゼロクロス点
で端子Ｇ出力をゼロにし、端子ＬからデータＸ２の下位
１６ビットを出力する。４は振り分け回路３の端子Ｇに
接続された第１のＤＡＣ、５は端子Ｌに接続された第２
のＤＡＣである。
【００１０】次に図１に示す回路の動作について説明す
る。入力Ｘ１の振幅レベルが小さいとき（−３２７６８
〜＋３２７６７）は振幅検出器２は制御信号Ｃ１として
“０”を出力している。このとき振り分け回路３は前述
の通り入力されるデータＸ２の下位１６ビットを端子Ｌ
から出力し、端子Ｇからはゼロを出力している。
る。入力Ｘ１の振幅レベルが小さいとき（−３２７６８
〜＋３２７６７）は振幅検出器２は制御信号Ｃ１として
“０”を出力している。このとき振り分け回路３は前述
の通り入力されるデータＸ２の下位１６ビットを端子Ｌ
から出力し、端子Ｇからはゼロを出力している。
【００１１】ここで入力Ｘ１の振幅レベルが大きくなる
（３２７６８以上または−３２７６９以下）と、振幅検
出器２は制御信号Ｃ１として“１”を出力する。する
と、振り分け回路３では、前述の通りデータＸ２を徐々
に端子Ｌから端子Ｇに振り向けて行く。ここで振り分け
回路３に与えられるデータＸ２について考えると、デジ
タルフィルタ１によって入力Ｘ１は時間τだけ遅れて出
力されるので、制御信号Ｃ１が“１”になった時点から
時間τが経過するまではデータＸ２は必ず−３２７６８
〜＋３２７６７の範囲内にある。すなわち、ＤＡＣ５の
再生可能範囲内にある。したがって、この時間内に端子
Ｌから端子ＧへのデータＸ２の振り替えを徐々に行な
い、時間τ経過時に完了するようにするとＤＡＣ４とＤ
ＡＣ５の出力レベルが徐々に変化し、増幅器６、加算器
７を介して出力されたときにクリック音などの耳障りな
音を発することなくＤＡＣ５からＤＡＣ４への移行を行
なうことができる。
（３２７６８以上または−３２７６９以下）と、振幅検
出器２は制御信号Ｃ１として“１”を出力する。する
と、振り分け回路３では、前述の通りデータＸ２を徐々
に端子Ｌから端子Ｇに振り向けて行く。ここで振り分け
回路３に与えられるデータＸ２について考えると、デジ
タルフィルタ１によって入力Ｘ１は時間τだけ遅れて出
力されるので、制御信号Ｃ１が“１”になった時点から
時間τが経過するまではデータＸ２は必ず−３２７６８
〜＋３２７６７の範囲内にある。すなわち、ＤＡＣ５の
再生可能範囲内にある。したがって、この時間内に端子
Ｌから端子ＧへのデータＸ２の振り替えを徐々に行な
い、時間τ経過時に完了するようにするとＤＡＣ４とＤ
ＡＣ５の出力レベルが徐々に変化し、増幅器６、加算器
７を介して出力されたときにクリック音などの耳障りな
音を発することなくＤＡＣ５からＤＡＣ４への移行を行
なうことができる。
【００１２】次に、入力Ｘ１の振幅レベルが小さくなる
と、振幅検出器２出力は“１”から“０”に変化する。
このときの動作については特願平５−１６６８５０号明
細書に述べられているものと同様であるのでここでは省
略する。
と、振幅検出器２出力は“１”から“０”に変化する。
このときの動作については特願平５−１６６８５０号明
細書に述べられているものと同様であるのでここでは省
略する。
【００１３】このように、デジタルフィルタ１に与えら
れる入力信号の振幅レベルをモニタし、この値に基づい
てデジタルフィルタ１出力に対する振り分けを行なうよ
うにしたため、入力Ｘ１の振幅レベルが突然大きくなっ
てた場合においても予め予知することが可能となり、Ｄ
ＡＣ５からＤＡＣ４へのデータの切り替えを徐々に行な
うことができ、クリック音などの耳障りな音の発生を抑
えることができる。
れる入力信号の振幅レベルをモニタし、この値に基づい
てデジタルフィルタ１出力に対する振り分けを行なうよ
うにしたため、入力Ｘ１の振幅レベルが突然大きくなっ
てた場合においても予め予知することが可能となり、Ｄ
ＡＣ５からＤＡＣ４へのデータの切り替えを徐々に行な
うことができ、クリック音などの耳障りな音の発生を抑
えることができる。
【００１４】図２は図１における振り分け回路３の具体
的な実施例である。図２において、切り替え制御回路１
１は振り分け回路３の端子Ｃに与えられる制御信号Ｃ１
およびデータに基づき、制御信号Ｃ１が“０”から
“１”に変化すると直ちに制御信号Ｍ１として“１”
を、制御信号Ｃ１が“１”から“０”へ変化すると、一
定時間経過後データＸ２のゼロクロス点で制御信号Ｍ１
として“０”を出力する。切り替え制御回路１１の具体
的な回路は、前述の特願平５−１６６８５０号明細書に
示してある。セレクタ１２は端子Ｓに与えられる信号が
“０”のときは端子Ａに与えられる信号を、“１”のと
きは端子Ｂに与えられる信号を端子Ｙより出力する。タ
イマー１３は制御信号Ｍ１が“１”になると一定時間経
過後、ここでは時間τが経過後“１”を出力する。レジ
スタ１５はクロックＣＬＫによって動作し、端子Ｒに
“１”が与えられるとリセットされる。極性反転検出器
１６はレジスタ１５出力の極性（正／負）の反転を検出
すると、“１”のパルスを出力する。定数発生器１８は
端子Ｐにレジスタ１５出力の最上位ビット（以下ＭＳＢ
と称す）が、端子Ｚにゼロ検出器１７出力が与えられて
おり、端子Ｐ入力が“１”のときは正の所定値、“０”
のときは負の所定値が出力され、端子Ｚ入力が“１”の
ときには端子Ｐ入力の如何に問わずゼロが出力される。
的な実施例である。図２において、切り替え制御回路１
１は振り分け回路３の端子Ｃに与えられる制御信号Ｃ１
およびデータに基づき、制御信号Ｃ１が“０”から
“１”に変化すると直ちに制御信号Ｍ１として“１”
を、制御信号Ｃ１が“１”から“０”へ変化すると、一
定時間経過後データＸ２のゼロクロス点で制御信号Ｍ１
として“０”を出力する。切り替え制御回路１１の具体
的な回路は、前述の特願平５−１６６８５０号明細書に
示してある。セレクタ１２は端子Ｓに与えられる信号が
“０”のときは端子Ａに与えられる信号を、“１”のと
きは端子Ｂに与えられる信号を端子Ｙより出力する。タ
イマー１３は制御信号Ｍ１が“１”になると一定時間経
過後、ここでは時間τが経過後“１”を出力する。レジ
スタ１５はクロックＣＬＫによって動作し、端子Ｒに
“１”が与えられるとリセットされる。極性反転検出器
１６はレジスタ１５出力の極性（正／負）の反転を検出
すると、“１”のパルスを出力する。定数発生器１８は
端子Ｐにレジスタ１５出力の最上位ビット（以下ＭＳＢ
と称す）が、端子Ｚにゼロ検出器１７出力が与えられて
おり、端子Ｐ入力が“１”のときは正の所定値、“０”
のときは負の所定値が出力され、端子Ｚ入力が“１”の
ときには端子Ｐ入力の如何に問わずゼロが出力される。
【００１５】次に図２の動作を図３と共に説明する。入
力データが小さいとき（図３（Ａ）の時刻ｔ0 まで）は
切り替え制御回路１１出力Ｍ１は“０”であるので、セ
レクタ１２は端子Ａに与えられるデータ、すなわちデー
タＸ２を出力する。ＡＮＤゲート２２出力は制御信号Ｍ
１が“０”であるのでゼロとなる。またＡＮＤゲート２
１も制御信号Ｍ１によって“０”を出力するため、レジ
スタ１５の端子Ｒには“０”が与えられている。したが
って、このときはデータＸ２がそのまま端子Ｌより出力
される。また、ＡＮＤゲート２３によって端子Ｇからは
ゼロが出力される。
力データが小さいとき（図３（Ａ）の時刻ｔ0 まで）は
切り替え制御回路１１出力Ｍ１は“０”であるので、セ
レクタ１２は端子Ａに与えられるデータ、すなわちデー
タＸ２を出力する。ＡＮＤゲート２２出力は制御信号Ｍ
１が“０”であるのでゼロとなる。またＡＮＤゲート２
１も制御信号Ｍ１によって“０”を出力するため、レジ
スタ１５の端子Ｒには“０”が与えられている。したが
って、このときはデータＸ２がそのまま端子Ｌより出力
される。また、ＡＮＤゲート２３によって端子Ｇからは
ゼロが出力される。
【００１６】データＸ２が３２７６７を越す（図３
（Ａ）の時刻ｔ1 ）と、その時刻のτだけ手前の時刻ｔ
0 で制御信号Ｃ１が“１”となる。すると、切り替え制
御回路１１は制御信号Ｍ１として“１”を出力する。制
御信号Ｍ１によりＡＮＤゲート２２出力はゼロからレジ
スタ１５出力を出力するようになる。セレクタ１２は端
子Ｂ入力を出力するようになる。この時点でレジスタ１
５出力は正であるので、そのＭＳＢはゼロであり定数発
生器１８は負の所定値を出力する。加算器１４がこの負
の所定値とＡＮＤゲート２２出力、すなわちレジスタ１
５出力とを加算するのでレジスタ１５の値は徐々に減っ
ていく（図３（Ｂ）の時ｔ0 〜ｔ1 ）。時刻ｔ1 で、タ
イマー１３が時間τ経過を検出し、“１”を出力するの
でＯＲゲート２０出力が“１”となり、レジスタ１５は
リセットされ、その出力はゼロとなる（図３（Ｂ）の時
刻ｔ1 〜）。一方端子Ｇにおいては、時刻ｔ0 では端子
Ｌ出力はデータＸ２と等しくなるので減算器１９により
その出力はゼロである。この後、端子Ｌ出力が徐々に減
衰するので端子Ｇ出力は徐々にデータＸ２に漸近してい
き（図３（Ｃ）の時刻ｔ0 〜ｔ1 ）、時刻ｔ1 で僅かな
がらの不連続はあるが一致する。
（Ａ）の時刻ｔ1 ）と、その時刻のτだけ手前の時刻ｔ
0 で制御信号Ｃ１が“１”となる。すると、切り替え制
御回路１１は制御信号Ｍ１として“１”を出力する。制
御信号Ｍ１によりＡＮＤゲート２２出力はゼロからレジ
スタ１５出力を出力するようになる。セレクタ１２は端
子Ｂ入力を出力するようになる。この時点でレジスタ１
５出力は正であるので、そのＭＳＢはゼロであり定数発
生器１８は負の所定値を出力する。加算器１４がこの負
の所定値とＡＮＤゲート２２出力、すなわちレジスタ１
５出力とを加算するのでレジスタ１５の値は徐々に減っ
ていく（図３（Ｂ）の時ｔ0 〜ｔ1 ）。時刻ｔ1 で、タ
イマー１３が時間τ経過を検出し、“１”を出力するの
でＯＲゲート２０出力が“１”となり、レジスタ１５は
リセットされ、その出力はゼロとなる（図３（Ｂ）の時
刻ｔ1 〜）。一方端子Ｇにおいては、時刻ｔ0 では端子
Ｌ出力はデータＸ２と等しくなるので減算器１９により
その出力はゼロである。この後、端子Ｌ出力が徐々に減
衰するので端子Ｇ出力は徐々にデータＸ２に漸近してい
き（図３（Ｃ）の時刻ｔ0 〜ｔ1 ）、時刻ｔ1 で僅かな
がらの不連続はあるが一致する。
【００１７】時刻ｔ0 におけるレジスタ１５の値が小さ
い場合には、レジスタ１５出力が正から負になった時点
で極性反転検出器１６が“１”を出力するのでレジスタ
１５はリセットされ、その出力はゼロとなる。すると、
ゼロ検出器１７が“１”を出力し、定数発生器１８もゼ
ロを出力し、レジスタ１５出力はゼロを保持する。
い場合には、レジスタ１５出力が正から負になった時点
で極性反転検出器１６が“１”を出力するのでレジスタ
１５はリセットされ、その出力はゼロとなる。すると、
ゼロ検出器１７が“１”を出力し、定数発生器１８もゼ
ロを出力し、レジスタ１５出力はゼロを保持する。
【００１８】次いで入力データＸ２の振幅レベルが一定
範囲内になり、ゼロを交差すると（図３（Ａ）の時刻ｔ
2 ）、切り替え制御回路１１は制御信号Ｍ１として
“０”を出力するので、端子ＬからはデータＸ２がその
まま出力される（図３（Ｂ）の時刻ｔ2 〜）とともに端
子Ｇからはゼロが出力される（図３（Ｃ）の時刻ｔ2
〜）。
範囲内になり、ゼロを交差すると（図３（Ａ）の時刻ｔ
2 ）、切り替え制御回路１１は制御信号Ｍ１として
“０”を出力するので、端子ＬからはデータＸ２がその
まま出力される（図３（Ｂ）の時刻ｔ2 〜）とともに端
子Ｇからはゼロが出力される（図３（Ｃ）の時刻ｔ2
〜）。
【００１９】このように構成することにより、簡単な操
作で端子Ｌ出力を減衰させることができ、ＤＡＣ５から
ＤＡＣ４へのデータの切り替えをスムーズに行なえ、図
１に示すところの増幅器６、加算器７による重み付け加
算における精度がそれほど高くなくとも不快音を出すこ
とのないＤ／Ａ変換装置を提供することができる。
作で端子Ｌ出力を減衰させることができ、ＤＡＣ５から
ＤＡＣ４へのデータの切り替えをスムーズに行なえ、図
１に示すところの増幅器６、加算器７による重み付け加
算における精度がそれほど高くなくとも不快音を出すこ
とのないＤ／Ａ変換装置を提供することができる。
【００２０】図４は図１における振り分け回路３の第２
の具体的な実施例である。図４において図１、図２と同
一の機能を有するものについては同一の記号を付し詳し
い説明は省略する。ラッチ２４は端子ＮＧが“０”にな
るとデータをロードし、“１”になるとホールドする。
シフタ２５はＭＳＢを保持したままデータをシフトす
る。ここでは群遅延τが６４クロックであるので１／６
４、すなわち、６ビット左シフトを行なう。
の具体的な実施例である。図４において図１、図２と同
一の機能を有するものについては同一の記号を付し詳し
い説明は省略する。ラッチ２４は端子ＮＧが“０”にな
るとデータをロードし、“１”になるとホールドする。
シフタ２５はＭＳＢを保持したままデータをシフトす
る。ここでは群遅延τが６４クロックであるので１／６
４、すなわち、６ビット左シフトを行なう。
【００２１】次に図４の動作を図５と共に説明する。入
力データが小さいとき（図５（Ａ）の時刻ｔ0 まで）は
図２の場合と同じであるので省略し、データＸ２が３２
７６７を越して以降について述べる。
力データが小さいとき（図５（Ａ）の時刻ｔ0 まで）は
図２の場合と同じであるので省略し、データＸ２が３２
７６７を越して以降について述べる。
【００２２】データＸ２が３２７６７を越す（図５
（Ａ）の時刻ｔ1 ）と、その時刻のτだけ手前の時刻ｔ
0 で制御信号Ｃ１が“１”となる。すると、切り替え制
御回路１１は制御信号Ｍ１として“１”を出力する。制
御信号Ｍ１によりＡＮＤゲート２２出力はゼロからレジ
スタ１５出力を出力するようになる。セレクタ１２は端
子Ｂ入力を出力するようになる。ラッチ２４には時刻ｔ
1 におけるレジスタ１５の値が保持される。この値はシ
フタ２５によって１／６４される。加算器１４がこの値
とＡＮＤゲート２２出力、すなわちレジスタ１５出力と
を加算するのでレジスタ１５の値は徐々に減っていく
（図５（Ｂ）の時ｔ0 〜ｔ1 ）。時刻ｔ1 で、６４回の
加算が終わるためレジスタ１５の値はゼロとなり、同時
に、タイマー１３が時間τ経過を検出し、“１”を出力
するのでレジスタ１５はリセットされ、その出力はゼロ
を保持する（図５（Ｂ）の時刻ｔ1 〜）。一方端子Ｇに
おいては、時刻ｔ0 では端子Ｌ出力はデータＸ２と等し
くなるので減算器１９によりその出力はゼロである。こ
の後、端子Ｌ出力が徐々に減衰するので端子Ｇ出力は徐
々にデータＸ２に漸近していき（図５（Ｃ）の時刻ｔ0
〜ｔ1 ）、時刻ｔ1 で端子Ｌ出力がゼロになるので端子
Ｇ出力はデータＸ２と一致する。
（Ａ）の時刻ｔ1 ）と、その時刻のτだけ手前の時刻ｔ
0 で制御信号Ｃ１が“１”となる。すると、切り替え制
御回路１１は制御信号Ｍ１として“１”を出力する。制
御信号Ｍ１によりＡＮＤゲート２２出力はゼロからレジ
スタ１５出力を出力するようになる。セレクタ１２は端
子Ｂ入力を出力するようになる。ラッチ２４には時刻ｔ
1 におけるレジスタ１５の値が保持される。この値はシ
フタ２５によって１／６４される。加算器１４がこの値
とＡＮＤゲート２２出力、すなわちレジスタ１５出力と
を加算するのでレジスタ１５の値は徐々に減っていく
（図５（Ｂ）の時ｔ0 〜ｔ1 ）。時刻ｔ1 で、６４回の
加算が終わるためレジスタ１５の値はゼロとなり、同時
に、タイマー１３が時間τ経過を検出し、“１”を出力
するのでレジスタ１５はリセットされ、その出力はゼロ
を保持する（図５（Ｂ）の時刻ｔ1 〜）。一方端子Ｇに
おいては、時刻ｔ0 では端子Ｌ出力はデータＸ２と等し
くなるので減算器１９によりその出力はゼロである。こ
の後、端子Ｌ出力が徐々に減衰するので端子Ｇ出力は徐
々にデータＸ２に漸近していき（図５（Ｃ）の時刻ｔ0
〜ｔ1 ）、時刻ｔ1 で端子Ｌ出力がゼロになるので端子
Ｇ出力はデータＸ２と一致する。
【００２３】次いで入力データＸ２の振幅レベルが一定
範囲内になり、ゼロを交差すると（図５（Ａ）の時刻ｔ
2 ）、切り替え制御回路１１は制御信号Ｍ１として
“０”を出力するので、端子ＬからはデータＸ２がその
まま出力される（図５（Ｂ）の時刻ｔ2 〜）とともに端
子Ｇからはゼロが出力される（図５（Ｃ）の時刻ｔ2
〜）。
範囲内になり、ゼロを交差すると（図５（Ａ）の時刻ｔ
2 ）、切り替え制御回路１１は制御信号Ｍ１として
“０”を出力するので、端子ＬからはデータＸ２がその
まま出力される（図５（Ｂ）の時刻ｔ2 〜）とともに端
子Ｇからはゼロが出力される（図５（Ｃ）の時刻ｔ2
〜）。
【００２４】このように構成することにより、簡単な回
路で、時刻ｔ0 における値がいかなるものであっても端
子Ｌ出力を時刻ｔ1 において完全にしかもスムーズにゼ
ロにできる。したがって、ＤＡＣ５からＤＡＣ４へのデ
ータの切り替えをよりスムーズに行なうことができ、図
１に示すところの増幅器６、加算器７による重み付け加
算における精度がそれほど高くなくとも不快音を出すこ
とのないＤ／Ａ変換装置を提供することができる。
路で、時刻ｔ0 における値がいかなるものであっても端
子Ｌ出力を時刻ｔ1 において完全にしかもスムーズにゼ
ロにできる。したがって、ＤＡＣ５からＤＡＣ４へのデ
ータの切り替えをよりスムーズに行なうことができ、図
１に示すところの増幅器６、加算器７による重み付け加
算における精度がそれほど高くなくとも不快音を出すこ
とのないＤ／Ａ変換装置を提供することができる。
【００２５】なお、シフタ２５は乗算器であっても良
く、また、群遅延τによるクロック周期分と減衰量は必
ずしも一致させる必要はなく、減衰量をやや多めにして
も逆にやや少な目にしても目的は達し得る。
く、また、群遅延τによるクロック周期分と減衰量は必
ずしも一致させる必要はなく、減衰量をやや多めにして
も逆にやや少な目にしても目的は達し得る。
【００２６】図６は図１における振り分け回路３の第３
の具体的な実施例である。図６において図１、図２と同
一の機能を有するものについては同一の記号を付し詳し
い説明は省略する。重み係数発生器３１は制御信号Ｍ１
が“１”から“０”に変化すると直ちに１を出力し、制
御信号Ｍ１が“０”から“１”に変化すると時刻τの間
に徐々に１からゼロに変化するようになっている。
の具体的な実施例である。図６において図１、図２と同
一の機能を有するものについては同一の記号を付し詳し
い説明は省略する。重み係数発生器３１は制御信号Ｍ１
が“１”から“０”に変化すると直ちに１を出力し、制
御信号Ｍ１が“０”から“１”に変化すると時刻τの間
に徐々に１からゼロに変化するようになっている。
【００２７】次に図６の動作を図７と共に説明する。入
力データが小さいとき（図７（Ａ）の時刻ｔ0 まで）は
重み係数発生器３１は１を出力しており、制御信号Ｍ１
は“０”であるので、端子Ｌからは乗算器３２を介して
データＸ２がそのまま出力され、端子ＧからはＡＮＤゲ
ート２３によってゼロが出力されている。ここでデータ
Ｘ２が３２７６７を越す（図７（Ａ）の時刻ｔ1 ）と、
その時刻のτだけ手前の時刻ｔ0 で制御信号Ｃ１が
“１”となる。すると、切り替え制御回路１１は制御信
号Ｍ１を“０”から“１”に変化させる。これにより重
み係数発生器３１はその出力値が１から徐々に減少し
（図７（Ｂ）のｔ0 〜ｔ1 ）、時間τ経過時にはゼロに
なるように変化させる。この値が乗算器３２によってデ
ータＸ２と掛け合わされるため、端子Ｌの出力値はデー
タＸ２が徐々に減衰された値となり、時間τ経過後はゼ
ロとなる（図７（Ｃ）の時刻ｔ1 〜）。一方端子Ｇにお
いては、時刻ｔ0 では端子Ｌ出力はデータＸ２と等しく
なるので減算器１９によりその出力はゼロである。この
後、端子Ｌ出力が徐々に減衰するので端子Ｇ出力は徐々
にデータＸ２に漸近してき（図７（Ｄ）の時刻ｔ0 〜ｔ
1 ）、時刻ｔ1 で端子Ｌ出力がゼロになるので端子Ｇ出
力はデータＸ２と一致する。
力データが小さいとき（図７（Ａ）の時刻ｔ0 まで）は
重み係数発生器３１は１を出力しており、制御信号Ｍ１
は“０”であるので、端子Ｌからは乗算器３２を介して
データＸ２がそのまま出力され、端子ＧからはＡＮＤゲ
ート２３によってゼロが出力されている。ここでデータ
Ｘ２が３２７６７を越す（図７（Ａ）の時刻ｔ1 ）と、
その時刻のτだけ手前の時刻ｔ0 で制御信号Ｃ１が
“１”となる。すると、切り替え制御回路１１は制御信
号Ｍ１を“０”から“１”に変化させる。これにより重
み係数発生器３１はその出力値が１から徐々に減少し
（図７（Ｂ）のｔ0 〜ｔ1 ）、時間τ経過時にはゼロに
なるように変化させる。この値が乗算器３２によってデ
ータＸ２と掛け合わされるため、端子Ｌの出力値はデー
タＸ２が徐々に減衰された値となり、時間τ経過後はゼ
ロとなる（図７（Ｃ）の時刻ｔ1 〜）。一方端子Ｇにお
いては、時刻ｔ0 では端子Ｌ出力はデータＸ２と等しく
なるので減算器１９によりその出力はゼロである。この
後、端子Ｌ出力が徐々に減衰するので端子Ｇ出力は徐々
にデータＸ２に漸近してき（図７（Ｄ）の時刻ｔ0 〜ｔ
1 ）、時刻ｔ1 で端子Ｌ出力がゼロになるので端子Ｇ出
力はデータＸ２と一致する。
【００２８】次いで入力データＸ２の振幅レベルが一定
範囲内になり、ゼロを交差すると（図７（Ａ）の時刻ｔ
2 ）、切り替え制御回路１１は制御信号Ｍ１として
“０”を出力するので、重み係数発生器３１は直ちに１
を出力し、端子ＬからはデータＸ２がそのまま出力され
る（図７（Ｃ）の時刻ｔ2 〜）とともに端子Ｇからはゼ
ロが出力される（図７（Ｄ）の時刻ｔ2 〜）。
範囲内になり、ゼロを交差すると（図７（Ａ）の時刻ｔ
2 ）、切り替え制御回路１１は制御信号Ｍ１として
“０”を出力するので、重み係数発生器３１は直ちに１
を出力し、端子ＬからはデータＸ２がそのまま出力され
る（図７（Ｃ）の時刻ｔ2 〜）とともに端子Ｇからはゼ
ロが出力される（図７（Ｄ）の時刻ｔ2 〜）。
【００２９】このように構成することにより、端子Ｌか
らは入力データＸ２を徐々に減衰させた値を出力させる
ことができ、しかも時刻ｔ1 において端子Ｌ出力を完全
にしかもスムーズにゼロにできる。したがって、データ
Ｘ２がどのように変化するかに関わらずＤＡＣ５からＤ
ＡＣ４へのデータの切り替えをスムーズに行なうことが
でき、図１に示すところの増幅器６、加算器７による重
み付け加算における精度がそれほど高くなくとも不快音
を出すことのないＤ／Ａ変換装置を提供することができ
る。
らは入力データＸ２を徐々に減衰させた値を出力させる
ことができ、しかも時刻ｔ1 において端子Ｌ出力を完全
にしかもスムーズにゼロにできる。したがって、データ
Ｘ２がどのように変化するかに関わらずＤＡＣ５からＤ
ＡＣ４へのデータの切り替えをスムーズに行なうことが
でき、図１に示すところの増幅器６、加算器７による重
み付け加算における精度がそれほど高くなくとも不快音
を出すことのないＤ／Ａ変換装置を提供することができ
る。
【００３０】なお、図２、図４、図６におけるＡＮＤゲ
ート２３は制御信号Ｍ１が“０”のときに端子Ｇ出力を
確実にゼロにするために備えたもので、このとき端子Ｌ
出力とデータＸ２は等しいので省略することも可能であ
る。
ート２３は制御信号Ｍ１が“０”のときに端子Ｇ出力を
確実にゼロにするために備えたもので、このとき端子Ｌ
出力とデータＸ２は等しいので省略することも可能であ
る。
【００３１】
【発明の効果】以上のべたように本発明は、Ｋビットの
デジタル信号と、このデジタル信号を入力とし、オーバ
ーサンプリングを行ない出力するデジタルフィルタと、
第１、第２のＤ／Ａ変換器と、前記デジタルフィルタの
入力信号のレベルに基づき、前記第１、第２のＤ／Ａ変
換器に対し、前記デジタルフィルタ出力を振り分ける振
り分け手段を備えているため、入力信号レベルが大きく
なった場合においてもデジタルフィルタの群遅延時間分
前もって振り分け動作を開始することができ、第１、第
２のＤ／Ａ変換器に与えられる信号の急激な変化が避け
られ、第１、第２のＤ／Ａ変換器出力における加算精度
がそれほど高くない場合においても出力波形の不連続を
抑えることができる。
デジタル信号と、このデジタル信号を入力とし、オーバ
ーサンプリングを行ない出力するデジタルフィルタと、
第１、第２のＤ／Ａ変換器と、前記デジタルフィルタの
入力信号のレベルに基づき、前記第１、第２のＤ／Ａ変
換器に対し、前記デジタルフィルタ出力を振り分ける振
り分け手段を備えているため、入力信号レベルが大きく
なった場合においてもデジタルフィルタの群遅延時間分
前もって振り分け動作を開始することができ、第１、第
２のＤ／Ａ変換器に与えられる信号の急激な変化が避け
られ、第１、第２のＤ／Ａ変換器出力における加算精度
がそれほど高くない場合においても出力波形の不連続を
抑えることができる。
【図１】本発明の一実施例によるＤ／Ａ変換装置を示す
ブロック図である。
ブロック図である。
【図２】図１のＤ／Ａ変換装置における振り分け回路の
第１の実施例を示すブロック図である。
第１の実施例を示すブロック図である。
【図３】図２の振り分け回路における各部の波形を表す
波形図である。
波形図である。
【図４】図１のＤ／Ａ変換装置における振り分け回路の
第２の実施例を示すブロック図である。
第２の実施例を示すブロック図である。
【図５】図４の振り分け回路における各部の波形を表す
波形図である。
波形図である。
【図６】図１のＤ／Ａ変換装置における振り分け回路の
第３の実施例を示すブロック図である。
第３の実施例を示すブロック図である。
【図７】図６の振り分け回路における各部の波形を表す
波形図である。
波形図である。
【図８】従来のＤ／Ａ変換装置を示すブロック図であ
る。
る。
１ デジタルフィルタ ２ 振幅検出器 ３ 振り分け回路 ４、５ Ｄ／Ａ変換器 ６ 増幅器 ７ 加算器 １１ 切り替え制御回路 １２ セレクタ １３ タイマー １４ 加算器 １６ 極性反転検出器 １７ ゼロクロス検出器 １８ 定数発生器 １９ 減算器 ２４ ラッチ ２５ シフタ ３１ 重み係数発生器 ３２ 乗算器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 Ｋビットのデジタル信号と、このデジタ
ル信号を入力としてオーバーサンプリングを行ないＭビ
ット出力を得るデジタルフィルタと、第１、第２のＤ／
Ａ変換器と、前記デジタルフィルタ入力のレベルに基づ
き、前記第１、第２のＤ／Ａ変換器に対し、前記デジタ
ルフィルタ出力を振り分ける振り分け手段と、前記第
１、第２のＤ／Ａ変換器出力を所定の比を持たせて加算
する手段とを備えたことを特徴とするＤ／Ａ変換装置。 - 【請求項２】 デジタルフィルタがτの群遅延時間を有
しており、振り分け手段が、デジタルフィルタ入力が所
定のレベルを越えると第１のＤ／Ａ変換器に対してデジ
タルフィルタ出力の上位側Ｎビット（Ｍ≦Ｎ＜Ｍ／２）
を徐々に増加させて与えるとともに第２のＤ／Ａ変換器
に対してはデジタルフィルタ出力を徐々に減衰させるて
与える振り分け操作を行ない、デジタルフィルタ入力が
一定時間以上所定のレベルを下回るとデジタルフィルタ
出力のゼロクロスポイントにおいて前記第２のＤ／Ａ変
換器に対してデジタルフィルタ出力の下位側Ｌビット
（Ｍ＞Ｌ＞Ｍ／２）を与えるとともに前記第１のＤ／Ａ
変換器に対してゼロを出力する振り分け操作を行ない、
前記デジタルフィルタ入力が所定のレベルを越えた場合
の振り分け操作を前記時間τの間に終了する振り分け手
段であることを特徴とする請求項１記載のＤ／Ａ変換装
置。 - 【請求項３】 振り分け手段が、デジタルフィルタ入力
が所定のレベルを越えたときに、第２のＤ／Ａ変換器に
対しては、前記デジタルフィルタ入力が所定のレベルを
越える直前のデジタルフィルタ出力の値を記憶し、この
値が減衰するよう一定の値を徐々に減算した値を順次出
力して時間τ経過時に強制的に０を出力し、第１のＤ／
Ａ変換器に対しては、前記デジタルフィルタ出力の値か
ら前記第２のＤ／Ａ変換器に対する出力値を減算した値
を出力することを特徴とする請求項２記載のＤ／Ａ変換
装置。 - 【請求項４】 振り分け手段が、デジタルフィルタ入力
が所定のレベルを越えたときに、第２のＤ／Ａ変換器に
対しては、前記デジタルフィルタ入力が所定のレベルを
越える直前のデジタルフィルタ出力の値を記憶し、この
値が時間τ経過時に０となるような一定の値を減算た値
を順次出力して時間τ経過後は０を出力し、第１のＤ／
Ａ変換器に対しては、前記デジタルフィルタ出力の値か
ら前記第２のＤ／Ａ変換器に対して出力した値を減算し
た値を出力することを特徴とする請求項２記載のＤ／Ａ
変換装置。 - 【請求項５】 振り分け手段が、デジタルフィルタ入力
が所定のレベルを越えたときに、初期値が１で時間τ経
過時に０となるような重み係数を発生する手段を有し、
第２のＤ／Ａ変換器に対しては、前記デジタルフィルタ
入力に対して前記重み係数を乗じた値を順次出力し、第
１のＤ／Ａ変換器に対しては、前記デジタルフィルタ出
力の値から前記第２のＤ／Ａ変換器に対して出力した値
を減算した値を出力することを特徴とする請求項２記載
のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307196A JPH08162957A (ja) | 1994-12-12 | 1994-12-12 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307196A JPH08162957A (ja) | 1994-12-12 | 1994-12-12 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162957A true JPH08162957A (ja) | 1996-06-21 |
Family
ID=17966205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6307196A Pending JPH08162957A (ja) | 1994-12-12 | 1994-12-12 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352221A (ja) * | 2005-06-13 | 2006-12-28 | Kenwood Corp | 振幅可変装置および振幅可変方法 |
| CN106416080A (zh) * | 2014-04-14 | 2017-02-15 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
-
1994
- 1994-12-12 JP JP6307196A patent/JPH08162957A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352221A (ja) * | 2005-06-13 | 2006-12-28 | Kenwood Corp | 振幅可変装置および振幅可変方法 |
| CN106416080A (zh) * | 2014-04-14 | 2017-02-15 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
| JP2017516389A (ja) * | 2014-04-14 | 2017-06-15 | シーラス ロジック, インコーポレイテッドCirrus Logic, Inc. | 切換可能な２次再生経路 |
| CN110417414A (zh) * | 2014-04-14 | 2019-11-05 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
| KR20200145865A (ko) * | 2014-04-14 | 2020-12-30 | 씨러스 로직 인코포레이티드 | 스위칭가능한 2차 재생 경로 |
| CN110417414B (zh) * | 2014-04-14 | 2022-11-11 | 美国思睿逻辑有限公司 | 可切换次级回放路径 |
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Legal Events
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|---|---|---|---|
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|
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Effective date: 20060324 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060615 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071130 |
|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Effective date: 20081001 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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Effective date: 20081031 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
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