JP2506862B2 - 適応形デルタ変調復号化装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声等のアナログ信号をディジタル信号に
符号化する適応形デルタ変調復号化装置に関するもので
ある。

従来の技術 近年、半導体技術の進歩により、音声信号等をディジ
タル化した後に通信回線を伝送する、あるいはディジタ
ル化したデータを半導体メモリに蓄積する装置が実用化
されている。これらの装置では回線の伝送容量や半導体
メモリの記憶容量に制限があるため、信号をディジタル
化する際に信号の持つ冗長度を低減した高能率符号化方
式を用いることが多い。この高能率符号化方式のなかで
比較的構成が簡単で、低コストでハードウェアが実現で
きる符号化方式に適応形デルタ変調方式がある。適応形
デルタ変調方式を用いれば通常のPCM方式よりハードウ
ェアが簡素化されるため、この適応形デルタ変調方式と
半導体メモリを用いてエコー装置を構成することも試み
られている（関連資料：エコーなどの効果音を作るため
のディジタル遅延用ICの使い方；トランジスタ技術1987
年11月号）。

以下に従来の適応形デルタ変調復号化装置について説
明をする。

第８図は従来の適応形デルタ変調復号化装置の構成を
示すものであり、101,111,121,131は各々第1,第2,第3,
第４の入力端子、102,112,122,132は各々第1,第2,第3,
第４のラッチ回路、103,113,123,133は各々第1,第2,第
3,第４の適応化制御回路、104,114,124,134は各々第1,
第2,第3,第４のデルタ幅演算回路、105,115,125,135は
各々第1,第2,第3,第４の読みだし専用メモリ、106,116,
126,136は各々第1,第2,第3,第４の積分回路、107,117,1
27,137は各々第1,第2,第3,第４の乗算回路、108は加算
回路、109はDA変換回路、110は出力端子、140は加算比
制御回路である。

以上のように構成された適応形デルタ変調復号化装置
について、以下その動作を説明する。

この従来例では例として４つの適応形デルタ変調符号
の復号出力を所定の加算比で加算したアナログの復号出
力信号を得る構成を示しているが、これに限られるもの
ではない。

第１の入力端子101から入力される適応形デルタ変調
符号の復号化は102,103,104,105,106により一系列の復
号が行われ、ディジタル信号の復号化出力が得られる。
まず以下にその一系列の復号が行われる様子を示す。適
応形デルタ変調符号は第１の入力端子101より適応形デ
ルタ変調復号化装置に入力される。第１のラッチ回路10
2は入力された適応形デルタ変調符号を適応形デルタ変
調のサンプリング周期毎にラッチし、第１の適応化制御
回路103および第１のデルタ幅演算回路104へ出力する。
この第１のラッチ回路102の出力データはデルタ幅の極
性を示すものである。第１の適応化制御回路103はラッ
チ回路102の出力のビットパターンを観測することによ
りデルタ幅の振幅の絶対値の変更を要求するデルタ幅適
応化パルスを出力する。第１のデルタ幅演算回路104は
第１の適応化制御回路103から出力されるデルタ幅適応
化パルスと第１のラッチ回路102の出力とによってデル
タ幅の極性と振幅の絶対値を決定し、第１の読みだし専
用メモリ105の読みだしアドレスを出力する。この読み
だしアドレスに従って第１の読みだし専用メモリ105か
ら読みだされたデータは１サンプリング周期に対するデ
ルタの振幅に相当し、第１の積分回路106によってディ
ジタル信号のまま積分され、PCMの積分値を得る。この
積分値は入力端子101より入力された適応形デルタ変調
符号の復号化出力である。

第２の入力端子111、第３の入力端子121、第４の入力
端子131から入力される適応形デルタ変調符号の復号化
は各々112〜116、122〜126、132〜136で同様に復号され
る。加算比制御回路140は復号化出力の加算比を決定す
る。第１の積分回路106、第２の積分回路116、第３の積
分回路126、第４の積分回路136の出力である各々の復号
化出力は、加算比制御回路140の制御により定められた
所定の係数を第1,第2,第3,第４の乗算回路によってかけ
あわされ、その後に加算回路108で加算され、DA変換回
路109でディジタル信号からアナログ信号に変換され、
４系列の信号を所定の加算比で加算したアナログの復号
化出力として出力端子110より出力される。

発明が解決しようとする問題点 しかしながら上記従来の構成では、アナログの復号化
出力を得るための構成要素として、デルタ幅の極性およ
び振幅の絶対値を与えるROM、積分回路のための乗算器
および加算器、多数ビットのDA変換回路などを要し、ま
た各復号化出力を所定の加算比で加算するために乗算回
路及び加算回路が必要となる。これらの構成要素はLSI
化する際にチップ面積を多大に必要とする。またアナロ
グ予測値を得るためのDA変換器は変換精度をあげるため
には多数ビットのものが必要となり、ハードウェア規模
の増加は免れない。

本発明は上記従来の適応形デルタ変調復号化装置のハ
ードウェア構成を改め、低コストで高品質な復号化を行
うことができる優れた適応形デルタ変調復号化装置を提
供することを目的とする。

問題点を解決するための手段 本発明の適応形デルタ変調復号化装置は、上記目的を
達するため、複数の適応形デルタ変調符号系列の各々を
所定のサンプリング周期で所定のタイミングでラッチす
る複数のラッチ回路と、各ラッチ回路の出力である各ラ
ッチデータの符号値系列に応じてデルタ幅の振幅の適応
をはかる複数の適応化制御回路と、各適応化制御回路の
出力信号に応じてデルタ幅の振幅の演算を行う複数のデ
ルタ幅演算回路と、各ラッチ回路の出力信号を入力とし
てこれを切り換えて出力する第１の切り換え回路と、各
デルタ幅演算回路の出力信号を入力としこれを切り換え
て出力する第２の切り換え回路と、第1,第２の切り換え
回路の出力を入力とし適応形デルタ変調符号の極性情報
および振幅情報を電圧方向と時間軸方向に対して変調す
るパルス変調回路と、パルス変調回路の出力パルスを積
分して復号化出力を出力する積分器と、第1,第２の切り
換え回路の出力を切り換える制御信号を出力して複数の
適応形デルタ変調符号系列を加算したアナログ復号出力
の加算比を制御する加算比制御回路とを有した構成とな
っている。

作用 この構成によって、適応形デルタ変調符号のもつデル
タ幅の極性および振幅の絶対値の情報を、電圧方向と時
間軸方向に対して変調したパルスにもたせてこれをアナ
ログの積分器で積分しており、また各符号値系列のデル
タ幅の極性と振幅の絶対値の情報を加算比制御回路の制
御で時間的に切り換えてパルス変調回路に入力すること
により、所定の加算比で各符号値系列を加算したアナロ
グの復号化出力を得ることができる。また、この構成に
よってハードウェアの簡素化がはかれ、また簡単な構成
ではあるが精度の向上をはかることが可能となる。

実施例 以下本発明の第１の実施例について、図面を参照しな
がら説明する。

第１図は本発明の第１の実施例における適応形デルタ
変調復号化装置の構成を示すものである。第１図におい
て、第１の入力端子１から入力される適応形デルタ変調
符号のデルタ幅の極性と振幅の絶対値は第１のラッチ回
路２、第１の適応化制御回路３、第１のデルタ幅演算回
路４により求められる。まず以下にその一系列の適応形
デルタ変調符号のデルタ幅の極性と振幅の絶対値を求め
る際の動作について説明をする。

適用形デルタ変調符号は第１の入力端子１より適応形
デルタ変調復号化装置に入力される。第１のラッチ回路
２は入力された適応形デルタ変調符号を適応形デルタ変
調のサンプリング周期毎にラッチし、第１の適応化制御
回路３へ出力する。このラッチ回路２の出力はデルタ幅
の極性を示すものである。第１の適応化制御回路３はラ
ッチ回路２でラッチされたデータ出力のビットパターン
を観測することによりデルタ幅の振幅の絶対値の変更を
要求するデルタ幅適応化パルスを出力する。第１のデル
タ幅演算回路４は第１の適応化制御回路３から出力され
るデルタ幅適応化パルスによってデルタ幅の振幅の絶対
値の変更を行い、デルタ幅の振幅の絶対値を決定する。
このデルタ幅の符号値系列からの適応方法については従
来より様々な方法が提案されており、その原理について
は例えば次の文献に記載されている（「音声のディジタ
ル信号処理」コロナ社;L.R.Rabiner and R.W.Schafer
著，鈴木久喜 訳）。

以上の動作により適応形デルタ変調符号一系列分のデ
ルタ幅の極性と振幅の絶対値が求められる。

第２の入力端子11、第３の入力端子21、第４の入力端
子31から入力される適応形デルタ変調符号のデルタ幅の
極性と振幅の絶対値は各々12〜14、22〜24、32〜34で同
様に求められる。

以上で、４系列の適応形デルタ変調符号のデルタ幅の
極性と振幅の絶対値が求められた。次に、第１のラッチ
回路２、第２のラッチ回路12、第３のラッチ回路22、第
４のラッチ回路32でラッチされたデルタ幅の極性を表す
各データは第１の切り換え回路40へ入力され、加算比制
御回路の制御により出力するデータを切り換える。一
方、第１のデルタ幅演算回路４、第２のデルタ幅演算回
路14、第３のデルタ幅演算回路24、第４のデルタ幅演算
回路34で計算されたデルタ幅の振幅を表す各データは第
２の切り換え回路41へ入力され、加算比制御回路42の制
御により出力するデータを切り換える。そして、３値パ
ルス変調回路43は第１の切り換え回路40によって得たデ
ルタ幅の極性情報を電位方向パラメータとして基準電位
に対称な２つの電圧レベルにもたせ、第２の切り換え回
路41によって得たデルタ幅の振幅情報を時間軸方向のパ
ラメータとしてパルス幅にもたせた３値パルスに変調を
行う。積分器44では３値パルス変調回路43で変調された
３値パルスを積分してアナログの積分器出力を得てお
り、出力端子45より出力される。

ここで適応形デルタ変調符号のもつデルタの振幅情報
と極性情報を３値パルスへ変換する原理と、これを積分
した積分器出力の波形について以下に説明する。

第２図は３値パルスと、これを積分した積分器出力の
関係を示した原理図である。３値パルスの出力電圧レベ
ルはハイレベル、ミドルレベル、ロウレベルの３つのレ
ベルを出力している。ここでミドルレベルは積分器44の
基準電圧となるものである。ここで、復号化装置に供給
されている電源電圧はグラウンドに対しV_dd、ミドルレ
ベルの電位はV_dd/2、ハイレベルの電位はV_dd、ロウレベ
ルの電位はグラウンドのレベルに設定する。ハイレベル
とロウレベルはデルタ幅の極性情報を示しており、パル
スを積分することによって変化する積分器44の出力電位
の変化方向に対応する。例えば第２図の例においては、
積分器出力の電位変化は、基準電位であるミドルレベル
に対してロウレベルは積分器出力の電位を下げる方向に
作用し、ハイレベルは積分器出力の電位を上げる方向に
作用する。一方、デルタ幅の振幅情報はハイレベル、お
よびロウレベルを出力する時間幅に対応させる。積分器
44は１サンプリング周期の間、時間的に連続して３値パ
ルスを積分しているが、３値パルスがミドルレベルを出
力しているあいだは積分器出力の電位変化は積分器自信
のリークによる電位変化のみであり、電位変化はほとん
どない。したがって３値パルスがハイレベルまたはロウ
レベルの電位を積分器44に対して与えているときのみ、
積分器出力は定められた方向に電位変化する。よって、
１サンプリング周期におけるハイレベルまたはロウレベ
ルを出力する時間とミドルレベルを出力する時間の比を
第１のデルタ幅演算回路４で制御することにより、デル
タ幅の振幅の変化を与えられ、すなわち１サンプリング
周期における積分器出力の電位変化量を変化させること
ができる。

次に、４系列の適応形デルタ変調符号の復号化出力を
所定の加算比で加算したアナログ出力を得る原理につい
て説明する。

まず、４系列の適応形デルタ変調符号を同じ加算比で
加算した復号化出力を得る場合について説明する。第３
図は４系列の適応形デルタ変調符号を同じ比率で加算す
る場合の被積分パルスの積分区間を示したタイミング・
チャートである。適応形デルタ変調のサンプリング周期
をT_fsとするとき、１サンプリング周期間の積分回路の
積分区間を第３図に示したように４つの区間に分割して
定義する。第１の積分区間、第２の積分区間、第３の積
分区間、第４の積分区間をそれぞれS1,S2,S3,S4と呼ぶ
ことにする。そして、区間S1、区間S2、区間S3、区間S4
における３値パルス変調回路43の第１の切り換え回路40
と第２の切り換え回路41から得る入力データを、加算比
制御回路42の制御で第１表のように選択する。

ここで適応形デルタ変調符号化装置における局部復調
出力との対応を考える。本実施例の適応形デルタ変調復
号化装置の入力符号値を符号化する適応形デルタ変調符
号化装置は昭和62年12月１日提出の特許願（18）に記し
たデルタ幅の極性と振幅の情報を電圧方向と時間軸方向
に変調した３値パルスを積分して局部復調出力を得る装
置であり、パルス変調回路は１サンプリング周期に対し
て４つの同一３値パルスを出力するものであるとする。
適応形デルタ変調符号の同一系列において、デルタ幅の
極性情報は符号化と復号化で同一であることはいうまで
もない。またデルタ幅の振幅情報も同一であるが、１サ
ンプリング周期間に３値パルスを積分して変化する積分
器出力の電位変化量は符号化と復号化では異なる値を取
る。すなわち、１サンプリング周期における前記局部復
調出力の積分器出力の電位変化量をdVとすると、本実施
例の復号化装置の４等分した積分区間（S1、S2、S3、S
4）の１区間のみの積分を行った場合における積分器出
力の電位変化量dV_secは、dV_sec＝dV/4となっている。そ
して４等分した積分区間の１区間における３値パルス波
形は、符号化装置での３値パルスと本実施例の３値パル
ス変調回路43から出力される３値パルスとではまったく
同一である。

以上のようにT_fsにおいて積分区間を４等分し、その
各々の区間S1、S2、S3、S4に適応形デルタ変調符号４系
列のデルタ幅を同一の積分器44で積分することにより、
４系列の復号化出力を同じ比率で加算したアナログの復
号化出力を得ることができる。なお、第３図の例では４
系列の符号を同じ比率で加算した復号化出力を得る場合
について説明したが、符号化装置と復号化装置対応がと
れていれば４系列以外の場合も同様の処理が行える。

次に、４系列の適応形デルタ変調符号を同じ加算比で
ない加算しない復号化出力を得る場合について説明す
る。第４図はその一例であり、４系列の適応形デルタ変
調符号を同じではない比率で加算する場合の被積分パル
スの積分区間を示したタイミング・チャートである。適
応形デルタ変調のサンプリング周期をT_fsとするとき、
１サンプリング周期間の積分回路の積分区間を第４図に
示したように８つの区間に分割して定義する。第１の積
分区間、第２の積分区間、第３の積分区間、第４の積分
区間、第５の積分区間、第６の積分区間、第７の積分区
間、第８の積分区間をそれぞれS1、S2、S3、S4、S5、S
6、S7、S8と呼ぶことにする。そして、区間S1、区間S
2、区間S3、区間S4、区間S5、区間S6、区間S7、区間S8
における３値パルス変調回路43の第１の切り換え回路40
と第２の切り換え回路41から得る入力データを、加算比
制御回路42の制御で第２表のように選択する。この第２
表の例は第１の入力端子１、第２の入力端子11、第３の
入力端子21、第４の入力端子31から入力される符号値系
列の加算比を3:2:2:1の比率で加算する場合を示してい
る。

この場合、適応形デルタ変調符号化装置におけるパル
ス変調回路は第１表の場合とは異なり、１サンプリング
周期に対して８つの同一３値パルスを出力するものであ
るとする。

この場合でも適応形デルタ変調符号の同一系列におい
て、デルタ幅の極性情報は符号化と復号化で同一である
ことはいうまでもない。また、デルタ幅の振幅情報も同
一であるが、１サンプリング周期間に３値パルスを積分
して変化する積分器出力の電位変化量は符号化と復号化
では異なる値を取る。すなわち、１サンプリング周期に
おける前記局部復調出力の積分器出力の電位変化量をdV
とすると、本実施例の復号化装置の８等分した積分区間
（S1、S2、S3、S4、S5、S6、S7、S8）の１区間のみの積
分を行った場合における積分器出力の電位変化量dV_sec
は、dV_sec＝dV/8となっている。そして８等分した積分
区間の１区間における３値パルス波形は、符号化装置で
の３値パルスと本実施例の３値パルス変調回路43から出
力される３値パルスとではまったく同一である。

第２表の例では、１サンプリング周期間における被積
分パルスの数は、第１の入力端子１から入力される符号
値系列は３回、第２の入力端子11から入力される符号値
系列は２回、第３の入力端子21から入力される符号値系
列は２回、第４の入力端子31から入力される符号値系列
は１回である。４系列の符号値系列の加算比を変えるに
は、積分区間の順番ではなく、回数を変更することによ
り可能となる。

以上のようにサンプリング周期T_fsにおいて積分区間
を８等分し、その各々の区間S1、S2、S3、S4、S5、S6、
S7、S8に適応形デルタ変調符号４系列のデルタ幅を加算
比制御回路42で切り換えて、同一の積分器で積分するこ
とにより、４系列の復号化出力を様々な比率で加算した
アナログの復号化出力を得ることができる。

以上のように本実施例によれば４系列の適応形デルタ
変調符号のデルタ幅の情報を時間的に切り換えて出力す
る第１の切り換え回路40および第２の切り換え回路41を
備え、３値パルス変調回路43では４系列のデルタ幅の情
報を時間的に切り換えて３値パルスに変調することによ
り、４系列の復号化出力を所定の加算比で加算した復号
化出力を得ることができる。

なお、第４図の例では４系列の符号を様々な比率で加
算した復号化出力を得る場合について説明したが、符号
化装置と復号化装置対応がとれていれば４系列以外の場
合も同様の処理が行えることは容易に類推されよう。

以下、本発明の第２の実施例について、図面を参照し
ながら説明をする。

第５図は本発明の第２の実施例における適応形デルタ
変調復号化装置の構成を示すものである。

本実施例は、適応形デルタ変調符号２系列を復号化の
際にクロスフェードして切り換えて出力する例である。
入力端子51より入力された符号値系列は、第１のラッチ
回路52と、第１の適応化制御回路53と、第１のデルタ幅
演算回路54によってデルタ幅の極性と振幅が求められ
る。この動作は第１の実施例と同様である。また入力端
子61より入力された符号値系列も入力端子51より入力さ
れた符号値系列と同様に、第２のラッチ回路62と、第２
の適応化制御回路63と、第２のデルタ幅演算回路64によ
ってデルタ幅の極性と振幅が求められる。符号値系列各
々のデルタ幅の極性を表す第１のラッチ回路52の出力と
第２のラッチ回路62の出力は、第１のセレクター70にお
いてセレクター制御回路72の制御信号によって出力を切
り換える。符号値系列各々のデルタ幅の振幅を示す第１
のデルタ幅演算回路54の出力と第２のデルタ幅演算回路
64の出力は、第２のセレクター71においてセレクター制
御回路72の制御信号によって出力を切り換える。３値パ
ルス変調回路73は第１のセレクター70の出力と第２のシ
セレクター71の出力を入力とし、第１の実施例と同様に
デルタ幅の極性と振幅の情報を電圧方向と時間軸方向に
変調した３値パルスを出力する。積分器74は３値パルス
変調回路73から出力されたパルスを積分して、アナログ
の復号化出力を出力端子76より出力する。出力選択回路
75は２系列の適応形デルタ変調符号の復号化出力を選択
し、切り換える指令をセレクター制御回路72に対して出
力する。セレクター制御回路72は、適応形デルタ変調符
号２系列を復号化の際にクロスフィードして切り換えた
復号化出力を得るために、第１のセレクター70と第２の
セレクター71の出力信号を切り換える制御信号を出力す
る。

ここで適応形デルタ変調符号２系列を復号化の際にク
ロスフェードして切り換える方法について説明をする。
いま入力端子51および入力端子61より入力された適応形
デルタ変調符号の系列をそれぞれ第１の符号値系列、第
２の符号値系列と呼び、出力選択回路75は復号化出力を
第１の符号値系列から第２の符号値系列に切り換えを行
う場合について説明をする。積分器74の積分区間につい
ては第１の実施例で説明した第４図のように、１サンプ
リング周期T_fsにおいて同じ時間幅の８つの積分区間S
1、S2、S3、S4、S5、S6、S7、S8に分割して考える。そ
して第１のセレクター70および第２のセレクター71はセ
レクター制御回路72より与えられる1Bitのセレクター制
御信号で出力を切り換える。すなわち、第１のセレクタ
ー70および第２のセレクター72は、セレクター制御信号
がＨを出力しているときは第１の符号値系列のデルタ幅
の極性と振幅の情報を３値パルス変調回路73に出力し、
セレクター制御信号がＬを出力しているときは第２の符
号値系列のデルタ幅の極性と振幅の情報を３値パルス変
調回路73に出力する。

第６図は、１サンプリング周期におけるセレクター制
御信号のとりうる９つの状態を示したタイミング・チャ
ートである。第６図の（SO）のセレクター制御信号が第
１のセレクター70、第２のセレクター71に与えられたと
き、３値パルス変調回路73は第１の符号値系列のデルタ
幅の情報のみを３値パルスに変調し、積分器74は積分区
間S1〜S8の全ての区間において第１の符号値系列のデル
タ幅の情報をもった３値パルスを積分する。

次に、第６図の（S1）のセレクター制御信号が与えら
れた場合は、３値パルス変調回路73はS1〜S7の区間は第
１の符号値系列のデルタ幅の情報を３値パルスに変調
し、S8の区間は第２の符号値系列のデルタ幅の情報を３
値パルスに変調する。そして積分器74は積分区間S1〜S7
の区間において第１の符号値系列のデルタ幅の情報をも
った３値パルスを積分し、積分区間S8においては第１の
符号値系列のデルタ幅の情報をもった３値パルスを積分
うることになる。（S1）〜（S8）においても同様に１サ
ンプリング周期内で３値パルスに変調されるデルタ幅の
系列を切り換える。

セレクター制御回路72は、これら９つの制御信号の状
態を切り換えることによって、復号化出力の第１の符号
値系列と第２の符号値系列との加算比を変化させるもの
である。セレクター制御回路72は出力選択回路75の選択
信号によって復号化出力に出力される符号値系列の切り
換えを行う。いま出力選択回路75によって、時刻ｔ＝t₀
において出力される符号値系列を切り換える要求がださ
れたとする。この要求により、第１の符号値系列はフェ
ードアウトし、第２の符号値系列はフェードインしてい
く。セレクター制御回路72の出力するセレクター制御信
号が第３表のようにある周期で出力状態を変える場合、
復号化出力における第１の符号値系列と第２の符号値系
列の加算比はセレクター制御信号の出力状態にともなっ
て周期的に変化する。

この場合、出力端子76から出力される復号化出力は、
第７図に示すように、結果として第１の符号値系列の復
号化出力をフェードアウトしたものと、第２の符号値系
列の復号化出力をフェードインしたものを加算した復号
化出力となる。

また復号化出力に出力する符号化系列の切り換えは、
以上に述べた逆の場合でも可能である。

以上のように本実施例によれば、２系列の適応形デル
タ変調符号のデルタ幅の情報を時間的に切り換えて出力
する第１のセレクター70および第２のセレクター71を備
え、３値パルス変調回路73では２系列のデルタ幅の情報
を時間的に切り換えて３値パルスに変調することによ
り、２系列の適応形デルタ変調符号の復号化出力をクロ
スフェードして切り換える復号化出力を得ることができ
る。

発明の効果 本発明は複数の適応形デルタ変調符号のデルタ幅の極
性と振幅情報を、加算比制御回路の制御によって第1,第
２の切り換え回路で切り換えてパルス変調回路に入力
し、デルタ幅の極性と振幅情報を変調したパルスを積分
器でアナログ積分することにより復号化出力を得ること
ができ、さらに、加算比制御回路は１サンプリング周期
間の複数の積分区間に複数の符号値系列のデルタ幅の情
報をもつパルスを複数回発生させ、複数の符号値系列を
所定の加算比で加算した復号化出力を得ることができる
構成をしており優れた適応形デルタ変調復号化装置を簡
単なハードウェアで低コストに実現できるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における適応形デルタ変
調復号化装置の構成を示すブロック図、第２図は３値パ
ルスと、これを積分した積分器出力の関係を示した原理
図、第３図は４系列の適応形デルタ変調符号を同じ比率
で加算する場合の被積分パルスの積分区間を示したタイ
ミングチャート、第４図は４系列の適応形デルタ変調符
号を同じではない比率で加算する場合の被積分パルスの
積分区間を示したタイミングチャート、第５図は本発明
の第２の実施例における適応形デルタ変調復号化装置の
ブロック図、第６図は１サンプリング周期におけるセレ
クター制御信号のとりうる９つの状態を示したタイミン
グチャート、第７図はクロスフェード波形を示す波形
図、第８図は従来の適応形デルタ変調復号化装置のブロ
ック図である。 １……第１の入力端子、２……第１のラッチ回路、３…
…第１の適応化制御回路、４……第１のデルタ幅演算回
路、11……第２の入力端子、12……第２のラッチ回路、
13……第２の適応化制御回路、14……第２のデルタ幅演
算回路、21……第３の入力端子、22……第３のラッチ回
路、23……第３の適応化制御回路、24……第３のデルタ
幅演算回路、31……第４の入力端子、32……第４のラッ
チ回路、33……第４の適応化制御回路、34……第４のデ
ルタ幅演算回路、40……第１の切り換え回路、41……第
２の切り換え回路、42……加算比制御回路、43……３値
パルス変調回路、44……積分器、45……出力端子、51…
…第１の入力端子、52……第１のラッチ回路、53……第
１の適応化制御回路、54……第１のデルタ幅演算回路、
61……第２の入力端子、62……第２のラッチ回路、63…
…第２の適応化制御回路、64……第２のデルタ幅演算回
路、70……第１のセレクター、71……第２のセレクタ
ー、72……セレクター制御回路、73……３値パルス変調
回路、74……積分器、75……出力選択回路、76……出力
端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−144822（ＪＰ，Ａ) 特開 平１−149523（ＪＰ，Ａ) 実開 昭60−101817（ＪＰ，Ｕ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の適応形デルタ変調符号系列の各々を
   所定のサンプリング周期で所定のタイミングでラッチす
   る複数のラッチ回路と、前記各ラッチ回路の出力である
   各ラッチデータの符号値系列に応してデルタ幅の振幅の
   適応をはかる複数の適応化制御回路と、前記各適応化制
   御回路の出力信号に応じてデルタ幅の振幅の演算を行う
   複数のデルタ幅演算回路と、前記各ラッチ回路の出力信
   号を入力としてこれを切り換えて出力する第１の切り換
   え回路と、前記各デルタ幅演算回路の出力信号を入力と
   しこれを切り換えて出力する第２の切り換え回路と、前
   記第1,第２の切り換え回路の出力を入力とし適応形デル
   タ変調符号の極性情報および振幅情報を電圧方向と時間
   軸方向に対して変調するパルス変調回路と、前記パルス
   変調回路の出力パルスを積分して復号化出力を出力する
   積分器と、前記第1,第２の切り換え回路の出力を切り換
   える制御信号を出力して複数の適応形デルタ変調符号系
   列を加算したアナログ復号出力の加算比を制御する加算
   比制御回路とを備えたことを特徴とする適応形デルタ変
   調復号化装置。
2. 【請求項２】パルス変調回路は、第１の切り換え回路の
   出力によって得た適応形デルタ変調符号の極性情報を電
   位方向パラメータとして基準電位に対称な２つの電圧レ
   ベルにもたせ、第２の切り換え回路の出力によって得た
   適応形デルタ変調符号の振幅情報を時間軸方向パラメー
   タとしてパルス幅にもたせた３値パルスに変調し、サン
   プリング周期の１周期間に対して複数個の３値パルスを
   発生する３値パルス変調回路であることを特徴とする特
   許請求の範囲第１項記載の適応形デルタ変調復号化装
   置。