JPH01144822A - 適応形デルタ変調復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声等のアナログ信号を低ビットレートのデ
ィジタル信号に符号化する適応形デルタ変調復号化装置
に関するものである。

従来の技術 近年、半導体技術の進歩により、音声信号等を、ディジ
タル化した後に通信回線を伝送する、あるいはディジタ
ル化したデータを半導体メモリに蓄積する装置が実用化
されている。これらの装置では回線の伝送容量や半導体
メモリの記憶容量に制限があるため、信号をディジタル
化する際に信号の持つ冗長度を低減した高能率符号化方
式を用いることが多い。この高能率符号化方式のなかで
比較的構成が簡単で、低コストでハードウェアが実現で
きる符号化方式に適応形デルタ変調方式がある。

以下に従来の適応形デルタ変調復号化装置について説明
全する。

第３図は従来の適応形デルタ変調復号化装置の構成を示
すもので、適応形デルタ変調符号は入力端子１０１より
適応形デルタ変調復号化装置に入力される。ラッチ回路
１０２は入力された適応形デルタ変調符号を適応形デル
タ変調のサンプリング周期毎にラッチし、適応化制御回
路１０３、デルタ幅演算回路１０４へ出力する。このラ
ッチ回路１０２の出力データはデルタ幅の極性を示すも
のである。適応化つ制御回路１０３はラッチ回路１０２
の出力のビットパターンを観測することによシデルタ幅
の振幅の絶対値の変更を要求するデルタ幅適応化パルス
を出力する。デルタ幅演算回路１０４は適応化制御回路
１０３から出力されるデルタ幅適応化パルスとラッチ回
路１０２の出力とによってデルタ幅の極性と振幅の絶対
値を決定し、読みだし専用メモ１Ｊ１０５の読みだしア
ドレスを出力する。この読みだしアドレスに従って読み
だし専用メモリ１０５から読みだされたデータは１サン
プリング周期に対するデルタに相当し、積分回路１０６
によってディジタル信号のまま積分され、ＰＣＭの復号
化出力を得る。第４図は参考のため積分回路１０６の内
部構成の一例を示したもので、１０９は加算器、１１ｏ
は遅延器、１１１は乗算器である。この積分回路の例で
は乗算器１１１０乗算係数によって積分特性を決定して
いる。積分回路１０６の出力であるＰＧＭの復号化出力
は、ＤＡ変換回路１０７でディジタル信号からアナログ
信号に変換され、アナログの復号化出力として出力端子
１０８より出力される。

発明が解決しようとする問題点 しかしながら上記従来の構成では、アナログの復号化出
力を得るための構成要素として、デルタ幅の極性および
振幅の絶対値を与えるＲＯＭ、積分回路のための乗算器
および加算器、アナログの復号化出力に変換するための
多数ビットのＤ人変換回路などを要する。これらの構成
要素はＬＳＩ化する際にチップ面積を多大に必要とする
。またアナログの復号化出力を得るだめの０人変換器は
変換精度をあげるためには多数ビットのものが必要とな
り、ハードウェア規模の増加は免れない。

本発明は上記従来の適応形デルタ変調復号化装置のハー
ドウェア構成を改め、低コストで高品質な復号化を行う
ことができる優れた適応形デルタ変調復号化装置を提供
することを目的とする。

問題点を解決するための手段 この目的を達成するために本発明の適応形デルタ変調復
号化装置は、適応形デルタ変調符号系列を所定のサンプ
リング周期でラッチするラッチ回路と、ラッチ回路の出
力であるラッチデータの符号値系列に応じてデルタ幅の
振幅の適応をはかる適応化ｆｆ１ｌＪ御回路と、適応化
制御回路の出力信号に応じてデルタ幅の振幅の演算を行
うデルタ幅演算回路と、ラッチ回路の出力信号とデルタ
幅演算回路の出力信号を入力とし適応形デルタ変調符号
の極性情報および振幅情報を電圧方向と時間軸方向に対
して変調するパルス変調回路と、パルス変調回路の出力
パルスを積分して榎号化信号を出力する積分器とを備え
た構成となっている。

作用 この構成によって適応形デルタ変調符号のもつデルタ幅
の庵性および振幅の絶対値の情報を電圧方向と時間軸方
向に対して変調したパルスにもたせ、これをアナログの
積分器で積分しており、ハードウェアの簡素化がはかれ
、また簡単な構成ではあるが精度の向上をはかることが
できる。

実施例 以下本発明の実施例について、図面を参照しながら説明
する。

第１図は本発明の一実施例における適応形デルタ変調復
号化装置の構成を示すものである。第１図において、１
は入力端子、２は適応形デルタ変調符号系列を所定のサ
ンプリング周期でラッチするラッチ回路、３はラッチデ
ータの符号値系列に応じてデルタ幅の振幅の適応をはか
る適応化制御回路、４は適応化制御回路の出力信号に応
じてデルタ幅の振幅の演算を行うデルタ幅演算回路、６
はラッチ回路２の出力とデルタ幅演算回路４の出力を入
力とし、適応形デルタ変調符号の極性情報および振幅情
報を電圧方向と時間軸方向に対して変調する複数３値パ
ルス変調回路、６は複数３値パルス変調回路５の出力パ
ルスを積分して復号化信号を係る積分器、７は出力端子
である。

以上のように構成された本実施例の適応形デルタ変調復
号化装置について以下その動作を説明する。まず適応形
デルタ変調符号は入力端子１より適応形デルタ変調復号
化装置に入力される。ラッチ回路２は入力された適応形
デルタ変調符号を適応形デルタ変調のサンプリング周期
ごとにラッチし、適応化制御回路３、複数３値パルス変
調回路６へ出力する。このラッチ回路２の出力データは
デルタ幅の極性を示すものである。適応化制御回路３は
ラッチ回路２のラッチ出力のビットパターンを観測する
ことによりデルタ幅の振幅の絶対値の変更を要求するデ
ルタ幅適応化パルスを出力する。デルタ幅演算回路４は
適応化制御回路３から出力されるデルタ幅適応化パルス
によってデルタ幅の振幅の絶対値の変更を行い、デルタ
幅の絶対値を決定する。このデルタ幅の符号値系列から
の適応方法については従来より様々な方法が提案されて
おり、その原理については例えば次の文献に記載されて
いる（「音声のディジタル信号処理」＝ｔロナ社：　Ｌ
、Ｒ，Ｒａｂｉｎｅｒ　ａｎｄ　Ｒ，Ｗ、５ｃｈａｆａ
ｒ著。

鈴木久喜訳）。

複数３値パルス発生器６は、ラッチ回路２の符号化出力
によって得たデルタ幅の極性情報と、デルタ幅演算回路
４で決定したデルタ幅の振幅情報とを３値パルスに変換
し、１サンプリング周期に複数個の同一３値パルスを出
力する。積分器６は前記３値パルスをアナログ積分し復
号化出力を得て、出力端子７より出力される。

適応化デルタ変調符号のもつデルタの振幅情報と極性情
報を３値パルスへ変換する原理と、これを積分した積分
器出力の波形について以下に説明する。

第２図は３値パルスと、これを積分した積分器出力の関
係を示した原理図である。３値パルスの出力電圧レベル
はハイレベル、ミドルレベル、ロウレベルの３つのレベ
ルを出力している。ここでミドルレベルは積分器６の基
準電圧となるものである。ここで、復号化装置に供給さ
れている電源電圧はグラウンドに対しｖｄδ、ミドルレ
ベルの電位ハｖｄｄ／２、ハイレベルの電位はＶｄｄ、
ロウレベルの電位はグラウンドのレベルに設定する。ハ
イレベルとロウレベルはデルタ幅の極性情報を示してお
り、パルスを積分することによって変化する積分器６の
出力電位の変化方向に対応する。例えば第２図の例にお
いては、積分器出力の電位変化は、基準電位であるミド
ルレベルに対してロウレベルは積分器出力の電位を下げ
る方向に作用し、ハイレベルは積分器出力の電位を上げ
る方向に作用する。一方、デルタ幅の振幅情報はハイレ
ベル、およびロウレベルを出力する時間幅に対応させる
。積分器６は１サンプリング周期の間、時間的に連続し
て３値ハルスを積分しているが、３値パルスがミドルレ
ベルを出力している間は積分器出力の電位変化は積分器
自信のリークによる電位変化のみであり、電位変化はほ
とんどない。したがって３値パルスがハイレベルまたは
ロウレベルの電位を積分器６に対して与えている時のみ
、積分器の出力は定められた方向に電位変化する。よっ
て、１サンプリング周期におけるハイレベルまたはロウ
レベルを出力する時間とミドルレベルを出力する時間の
比をデルタ幅演算回路４で制御することにより、デルタ
幅の振幅の変化を与えられ、すなわち１サンプリング周
期における積分器の出力の電位変化量を変化させること
ができる。また、サンプリング周期の１周期間において
、ハイレベルまたはロウレベルを出力する時間とミドル
レベルを出力する時間の比が同一であれば、３値パルス
を１サンプリング周期内において時間的に分割して複数
個の同一３値パルスを出力しても積分器の出力の電位変
化量は同じである。この場合、積分器の出力は１サンプ
リング周期間に複数回に分割して電位変化が生じ、３値
パルスを分割しない場合に比べて滑らかな積分器出力を
得ることができる。また１サンプリング周期内の３値パ
ルスの分割は、サンプリング周期の１周期間に均等に分
割した方が積分器出力はよシ滑らかになる。

以上のように本実施例によれば、適応形デルタ変調符号
の極性情報と振幅情報を３値パルスに変調し、これをア
ナログ積分することにより復号化出力を得ることができ
、さらにパルスを１サンプリング周期間において複数区
間に分割して積分することにより滑らかな電位変化をす
る復号化出力を得ることができる。

なお本実施例では、ハイレベル、ミドルレベル、ロウレ
ベルをそれぞれ、Ｖｄｄ　、　ｖｄｄ／２、グラウンド
のレベルとして説明したが、ミドルレベルは積分器の積
分基準電圧であり、またノ・イレペルおよびロウレベル
は積分器の時間的な電位変化率によって決めらルるもの
であり、これに限られるものではない。

発明の効果 本発明は適応形デルタ変調符号の極性情報と振幅情報を
パルス変調回路でパルスに変調し、これを積分器でアナ
ログ積分することにより復号化出力を得ることができ、
さらにパルスを１サンプリング周期間において複数回に
分割して出力する複数パルス変調回路の構成をとること
により、より滑らかな電位変化をする復号化出力を得る
ことができる優れた適応形デルタ変調復号化装置を簡単
なハードウェアで低コストに実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における適応形デルタ変調復
号化装置の構成を示すブロック図、第２図は３値パルス
と、これを積分した積分器出力の関係を示した原理図、
第３図は従来の適応形デルタ変調復号化装置のブロック
図、第４図は従来の適応形デルタ変調復号化装置の積分
回路のブロック図である。 １・・・・・・入力端子、２・・・・・・ラッチ回路、
３・・・・・・適応化制御回路、４・・・・・デルタ幅
演算回路、５・・・・・・３値パルス発生器、６・・・
・・・積分器、７・・・・・・出力端子、１０１・・・
・・入力端子、１０２・・・・・・ラッチ回路、１０３
・・・・・・適応化制御回路、１０４・・・・・・デル
タ幅演算回路、１０６・・・・・・読みだし専用メモリ
、１０６・・・・・・積分回路、１０７・・・・・・Ｄ
人変換回路、１０８・・・・・・出力端子、１０９・・
・・・加算器、１１０・・・・・・遅延器、１１１・・
・・・・乗算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名／−
−−ベラ４Ｉ手 ２−−−ラ、＋回外 Ｊ　−−−ｊ虹ｊヘイ乙音ｊ卆回外 ４−−−デルグ鵠演、算回路 、、ｉ−、子【数Ｊイ直バルズ変割回夛卦６−−−積亭
番 ７−−−出力肩子 第１図

Claims (4)

【特許請求の範囲】
1. （１）適応形デルタ変調符号系列を所定のサンプリング
   周期でラッチするラッチ回路と、前記ラッチ回路の出力
   であるラッチデータの符号値系列に応じてデルタ幅の振
   幅の適応をはかる適応化制御回路と、前記適応化制御回
   路の出力信号に応じてデルタ幅の振幅の演算を行うデル
   タ幅演算回路と、前記ラッチ回路の出力信号と前記デル
   タ幅演算回路の出力信号を入力とし適応形デルタ変調符
   号の極性情報および振幅情報を電圧方向と時間軸方向に
   対して変調するパルス変調回路と、前記パルス変調回路
   の出力パルスを積分して復号化信号を出力する積分器と
   を備えたことを特徴とする適応形デルタ変調復号化装置
   。
2. （２）パルス変調回路は、ラッチ回路出力によって得た
   適応形デルタ変調符号の極性情報を電位方向パラメータ
   として基準電位に対称な２つの電圧レベルにもたせ、デ
   ルタ幅演算回路の出力によって計算した適応形デルタ変
   調符号の振幅情報を時間軸方向パラメータとしてパルス
   幅にもたせた３値パルスに変調する３値パルス変調回路
   であることを特徴とする特許請求の範囲第１項記載の適
   応形デルタ変調復号化装置。
3. （３）パルス変調回路は、サンプリング周期の１周期間
   に対して複数個の同一パルスを繰り返して発生する複数
   パルス変調回路であることを特徴とする特許請求の範囲
   第１項記載の適応形デルタ変調復号化装置。
4. （４）パルス変調回路は、ラッチ回路出力によって得た
   適応形デルタ変調符号の極性情報を電位方向パラメータ
   として基準電位に対称な２つの電圧レベルにもたせ、デ
   ルタ幅演算回路出力によって計算した適応形デルタ変調
   符号の振幅情報を時間軸方向パラメータとしてパルス幅
   にもたせた３値パルスに変調し、サンプリング周期の１
   周期間に対して複数個の同一３値パルスを繰り返して発
   生する複数３値パルス変調回路であることを特徴とする
   特許請求の範囲第１項記載の適応形デルタ変調復号化装
   置。