JPH01145700A - 適応形デルタ変調符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声等のアナログ信号を低ビツトレートのデ
ィジタル信号忙符号化する適応形デルタ変調符号化装置
に関する。

従来の技術 近年、半導体技術の進歩によシ、音声信号等をディジタ
ル化した後に通信回線を伝送する、あるいけディジタル
化したデータを半導体メモリ忙蓄積する装置が実用化さ
れている。これらの装置では回線の伝送容量や半導体メ
モリの記憶容量に制限があるため、信号をディジタル化
する際に信号の持つ冗長度を低減した高能率符号化方式
を用いることが多い。この高能率符号化方式のなかで比
較的構成が簡単で、低コストでハードウェアが実現でき
る符号化方式に適応形デルタ変調方式がある。

以下に従来の適応形デルタ変調符号化装置について説明
をする。

第３図は従来の適応形デルタ変調符号化装置の構成を示
すものであり、１ｏ１は入力端子、１０２は比較器、１
０３は適応化制御回路であり、１０４はデルタ幅演算回
路、１０６は読みだし専用メモリ、１０６は積分回路、
１０７はＤＡ変換回路、１０８は出力端子である。

以上のように構成された適応形デルタ変調符号化装置に
ついて、以下その動作を説明する。

音声等のアナログ信号は入力端子１０１よシ適応形デル
タ変調符号化装置に入力される。比較器１０２は入力さ
れたアナログ信号とＤＡ変換回路１０７の出力であるア
ナログの予測値との電圧の大小比較をし、その比較結果
を適応形デルタ変調のサンプリング周期ごとに符号化出
力として１ビツトのディジタル信号として適応化制御回
路１０３、デルタ幅演算回路１０４、および出力端子１
０８へ出力する。適応化制御回路１０３は比較器１０２
の符号化出力のビットパターンを観測することによりデ
ルタ幅の振幅の絶対値の変更を要求するデルタ幅適応化
パルヌを出力する。デルタ幅演算回路１０４は適応化制
御回路１０３から出力されるデルタ幅適応化パルスと比
較器１０２の出力である符号化出力とによってデルタ幅
の極性と振幅の絶対値を決定し、読みだし専用メモリ１
０５の読みだしアドレスを出力する。この読みだしアド
レスに従って読みだし専用メモリ１０６から読みだされ
たデータは積分回路１０６によってディジタル信号のま
゛ま積分され、予測値を得る。

第４図は参考のため積分回路１０６の内部構成の一例を
示したもので、１ｏ９は加算器、１１０は遅延器、１１
１は乗算器である。この積分回路の例では乗算器１１１
の乗算係数によって積分特性を決定している。積分回路
１０６の出力である予測値は、ＤＡ変換回路１０７でデ
ィジタル信号からアナログ信号に変換され、アナログの
予測値として比較器１０２に入力される。以上の動作を
繰シ返すこと忙より出力端子１０８よｌｉ応形デルタ変
調符号化出力が出力される。

発明が解決しようとする問題点 しかしながら上記従来の構成では、予測値を得るための
局部復調器の構成要素として、デルタ幅の極性および振
幅の絶対値を与えるＲＯＭ、積分回路のための乗算器お
よび加算器、アナログの予測値に変換するための多数ビ
ットのＤＡ変換回路などを要する。これらの構成要素は
ＬＳＩ化する隙にチップ面積を多大に必要とする。また
アナログ予測値を得るためのＤＡ変換器は変換精度をあ
げるためＫは多数ビットのものが必要となシ、バー下ウ
ェア規模の増加は免れない。

本発明は上記従来の問題点に鑑み、簡易なノー−ドウエ
ア構成で、かつ低コストで高品質な符号化を行うことが
できる優れた適応形デルタ変調符号化装置を提供するこ
とを目的とする。

問題点を解決するための手段 この目的を達成するために本発明の適応形デルタ変調符
号化装置は、アナログ音声信号と予測値との振幅を比較
して適応形デルタ変調符号を出力する比較器と、比較器
の出力信号系列に応じてデルタ幅の振幅の適応をはかる
適応化制御回路と、適応化制御回路の出力信号に応じて
デルタ幅の演算を行うデルタ幅演算回路と、比較器の出
力信号とデルタ幅演算回路の出力信号を入力とし、これ
を３つの出力′電圧レベルが存在する３値パルスに変換
する３値パルス発生器と、３値パルスを積分してアナロ
グ信号の予測値を出力する積分器とを備えた構成となっ
ている。

作　　用 本発明はこの構成忙よって、デルタ幅の極性および振幅
の絶対値の情報を３値パルスにもたせて、これをアナロ
グの積分器で積分しており、ハードウェアの簡素化がは
かれ、また簡単な構成ではあるが精度の向上をはかるこ
とができる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における適応形デル夕変調符
号化装置の構成を示すものである。第１図において、１
は入力端子、２は入力端子１からのアナログ音声信号と
予測値との振幅を比較して適応デルタ変調符号を出力す
る比較器、３は比較器２の出力信号系列に応じてデルタ
幅の振幅の適応分はかる適応化制御回路、４Ｆｉ適応化
制御回路３の出力信号に応じてデルタ幅の演算を行うデ
ルタ幅演算回路、６は比較器２の出力信号とデルタ幅演
算回路４の出力信号を入力とし、これを３つの出力電圧
レベルが存在する３１１パルヌに変換する３値ハルス発
生器、６は３値パルスを積分してアナログ信号の予測値
を出力する積分器、７は出力端子である。

以上のように構成された本実施例の適応形デルタ賀詞符
号化装置について以下その動作を説明する。まず音声等
のアナログ信号は入力端子１より適応形デルタ変調符号
化装置に入力される。比較器２は入力されたアナログ信
号と積分器６の出力であるアナログの予測値との電圧の
大小比較をしその比較結果を適応形デルタ変調のサンプ
リング周期ごとに符号化出力として１ビツトのディジタ
ル信号として適応化制御回路３．３値ハルス発生器５、
および出力端子７へ出力する。適応化制御回路３は比較
器２の符号化出力のビットパターンを観測することによ
り、デルタ幅の振幅の絶対値の変更を要求するデルタ幅
適応化パルスを出力する。デルタ幅演算回路４は適応化
制御回路３から出力されるデルタ幅適応化パルヌによっ
てデルタ幅の振幅の絶対値の変更を行い、デルタ幅の絶
対値を決定する。３値ハルス発生器５は比較器２の符号
化出力によって得たデルタ幅の極性情報と、デルタ幅演
算回路４で決定したデルタ幅の振幅情報とを３値パルス
に変換して出力する。この３値パルスへの変換の原理を
、以下に説明する。

第２図は３値パルスと、これを積分した積分器出力の関
係を示した原理図である。３値パルスの出力に圧Ｌ／ベ
ベルハイレベル、ミドルレベル、ロウレベルの３つのレ
ベルを出力している。ここでミドルレベルは積分器６の
基準電圧となるものであシ、符号化装置に供給されてい
る電源電圧ｖｄｄに対し、ｖｄｄ／２のレベルに設定す
るものとする。

これに対してハイレベルとロウレベルはデルタ幅の極性
情報を示しており、パルヌを積分することによって変化
する積分器６の出力電位の変化方向に対応する。一方、
デルタ幅の振幅情報はハイレベル、およびロウレベルを
出力する時間幅に対応する。積分器６は１サンプリング
周期の間ずつと３値パルスを積分しているが、３値パル
スがミドルレベルを出力しているあいだは積分器出力の
電位変化は積分器自信のリークによる電位変化のみであ
り、電位変化はほとんどない。したがって３値ハルスが
ハイレベルまたはロウレベルの電位を積分器６に対して
与えているときのみ、積分器出力は定められた方向に電
位変化する。よって、１サンプリング周期におけるハイ
レベルまたはロウレベルを出力する時間とミドルレベル
を出力する１４間の比をデルタ幅制御回路４で制御する
ことにより、デルタ幅の振幅の変化を与えられ、すなわ
ち、１サンプリング周期における積分器出力の電位変化
量を変化させることができる。また、サンプリング周期
の１周期間に対してハイレベルまたはロウレベルを出力
する時間とミドルレベルを出力する時間の比が同一であ
れば、３値パルヌを時間的に分割して複数個の同一３値
パルスを出力することにより積分器出力は１サンプリン
グ周期間に複数回に分割して電位変化が生じ、滑らかな
積分器出力をえることができる。

積分器６の出力である予測値は、アナログの予測値とし
て比較器２に入力される。以上の動作を繰り返すことに
より出力端子７より適応形デルタ変調符号化出力が出力
される。

発明の効果 本発明はデルタ幅の極性情報と振幅情報を３値パル７に
変換し、これをアナログ積分することによシ予測値を得
ることができ、さらに３＠Ｉパルヌを１サンプリング周
期間において複数回に分割して積分することにより滑ら
かな電位変化をする予測値を得ることができる優れた適
応形デルタ変調符号化装置を簡単なハードウェアで低コ
ストに実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における適応形デルタ変調符
号化装置の構成を示すブロック図、第２図は３値パルス
と、これを積分した積分器出力の関係を示した原理図、
第３図は従来の適応形デルタ変調符号化装置のブロック
図、第４図は従来の適応形デルタ変調符号化装置の積分
回路のブロック図である。 １・・・・・入力端子、２・・・・・・比較器、３・・
・・・・適応化制御回路、４・・・・・・デルタ幅演算
回路、６・・・・・・３値パルス発生器、６・・・・・
・積分器、７・・・・・・出力端子、１０１・・・・・
・入力端子、１０２・・・・・・比較器、１０３・・・
・・・適応化制御回路、１０４・・・・・・デルタ幅演
算回路、１０６・・・・・・読みだし専用メモリ、１０
６・・・・・・積分器、１０７・・・・・・ＤＡ変換回
路、１０８・・・・・・出力端子、１０９・・・・・・
加算器、１１０・・・・・・遅延器、１１１・・・・・
・乗算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名／−
−−人力膓シシ ｚ−一一上口刺彩 Ｊ−−一　蘇イｃ−２レテア回多も− ４−一一テルＺ？！演葺匝路 ６一−−Ｊ！パルス発生轟、 ６一−−積分−発

Claims (3)

【特許請求の範囲】
1. （１）アナログ音声信号と予測値との振幅を比較して適
   応形デルタ変調符号を出力する比較器と、前記比較器の
   出力信号系列に応じてデルタ幅の振幅の適応をはかる適
   応化制御回路と、前記適応化制御回路の出力信号に応じ
   てデルタ幅の演算を行うデルタ幅演算回路と、前記比較
   器の出力信号と前記デルタ幅演算回路の出力信号を入力
   としこれを３つの出力電圧レベルが存在する３値パルス
   に変換する３値パルス発生器と、前記３値パルスを積分
   してアナログ信号の予測値を出力する積分器とを備えた
   ことを特徴とする適応形デルタ変調符号化装置。
2. （２）３値パルス発生器は、適応形デルタ変調符号の極
   性情報を電圧レベルにもたせ、振幅情報を時間軸方向パ
   ラメータであるパルス幅にもたせた３値パルスに変換す
   ることを特徴とする特許請求の範囲第１項記載の適応形
   デルタ変調符号化装置。
3. （３）３値パルス発生器は、サンプリング周期の１周期
   間に対して複数個の同一３値パルスを発生することを特
   徴とする特許請求の範囲第１項記載の適応形デルタ変調
   符号化装置。