JPH01149523A - 適応形デルタ変調復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声等のアナログ信号をディジタル信号に符
号化する適応形デルタ変調復号化装置に関するものであ
る。

従来の技術 近年、半導体技術の進歩により、音声信号等をディジタ
ル化した後に通信回線全伝送する、あるいはディジタル
化したデータを半導体メモリに蓄積する装置が実用化さ
れている。これらの装置では回線の伝送容量や半導体メ
モリの記憶容量に制限があるため、信号をディジタル化
する際に信号の持つ冗長度を低減した高能率符号化方式
を用いることが多い。この高能率符号化方式のなかで比
較的構成が簡単で、低コストでノ・−ドウエアが実現で
きる符号化方式に適応形デルタ変調方式がある０ 以下に従来の適応形デルタ変調復号化装置について説明
をする。

第６図は従来の適応形デルタ変調復号化装置の構成を示
すものであり、１０１は入力端子、１０２はラッチ回路
、１ｏ３は適応化制御回路、１０４はデルタ幅演算回路
、１ｏ６は読みだし専用メモリ、１０６は積分回路、１
０７は第１の乗算器、１０８はＤＡ変換回路、１０９は
出力レベル制御回路、１１０は出力端子である。

以上のように構成された適応形デルタ変調復号化装置に
ついて、以下その動作を説明する。

適応形デルタ変調符号は入力端子１０１より適応形デル
タ変調復号化装置に入力される。ラッチ回路１０２は入
力された適応形デルタ変調符号を適応形デルタ変調のサ
ンプリング周期毎にラッテし、適応化制御回路１０３．
デルタ幅演算回路１０４へ出力する。このラッチ回路１
０２の出力データはデルタ幅の極性を示すものである。

適応化制御回路１０３はラッチ回路１０２の出力のビッ
トパターンを観測することによりデルタ幅の振幅の絶対
値の変更を要求するデルタ幅適応化パルス全出力する。

デルタ幅演算回路１０４は適応化制御回路１０３から出
力されるデルタ幅適応化・くルスとラッチ回路１０２の
出力とによってデルタ幅の極性と振幅の絶対値を決定し
、読みだし専用メモリ１０５の読みだしアドレスを出力
する０この読みだしアドレスに従って読みだし専用メモ
リ１０５から読みだされたデータは１サンプリング周期
に対するデルタに相当し、積分回路１０６によってディ
ジタル信号のまま積分され、ＰＣＭの積分値を得る。第
７図は参考のため積分回路１０６の内部構成の一例を示
したもので、１１１は加算器、１１２は遅延器、１１３
は第２の乗算器である。この積分回路の例では第２の乗
算器１１３の乗算係数によって積分特性全決定している
。第１の乗算器１０７では、積分回路１０６の出力であ
る積分値と、設定された減衰量を得るために出力レベル
制御回路１０９で決定した減衰係数との乗算が行われる
。第１の乗算器１０７の出力は、ＤＡ変換回路１０８で
ディジタル信号からアナログ信号に変換され、アナログ
の復号化出力として出力端子１１０よυ出力される。

発明が解決しようとする問題点 しかしながら上記従来の構成では、アナログの復号化出
力を得るための構成要素として、デルタ幅の極性２よび
振幅の絶対値を与えるＲＯＭ、積分回路のための乗算器
および加算器、多数ビットのＤム変換回路などを要し、
また出力信号に減衰を与えるための乗算器も必要でめる
０これらの構成要素はＬＳＩ化する際にチップ面積を多
大に必要とする。またアナログ予測値を得、るためＯＤ
Ａ変換器は変換精度をめげるためには多数ビットのもの
が必要となり、ハードウェア規模の増加は免れない。

本発明は上記従来の適応形デルタ変調復号化装置のハー
ドウェア構成を改め、低コストで高品質な復号化を行う
ことができ、さらにアナログ積分器においてパルスを積
分して復号化出力に変換する途中に、出力レベルを制御
できる構成をもつ、優れた適応形デルタ変調復号化装置
を提供することを目的とする。

問題点を解決するための手段 本発明は上記目的を達するため、適応形デルタ変調符号
系列を所定のサンプリング周期でラッチするラッチ回路
と、ラッチ回路の出力であるラッチデータの符号値系列
に応じてデルタ幅の振幅の適応をはかる適応化制御回路
と、適応化制御回路の出力信号に応じてデルタ幅の振幅
の演算を行うデルタ幅演算回路と、ラッチ回路の出力信
号とデルタ幅演算回路の出力信号を入力とし適応形デル
タ変調符号の極性情報および振幅情報を電圧方向と時間
軸方向に対して変調するパルス変調回路と、パルス変調
回路の出力パルスを積分して復号化信号を出力する積分
器と、パルス変調回路の出力レベルの減衰量を可変する
ためにパルス変調回路を制御する出力レベル制御回路と
を備えた構成となっている。

作用 この構成によって適応形デルタ変調符号のもつデルタ幅
の極性および振幅の絶対値の情報を電圧方向と時間軸方
向に対して変調したパルスにもたせてこれをアナログの
積分器で積分しており、またこのパルスの積分時間また
はパルスの電位を制御して復号化出力の振幅制御が行え
ることによりハードウェアの大幅な簡素化がはかれ、簡
単な構成ではあるが精度の向上をはかることができる０
実施例 以下本発明の実施例について、図面を参照しながら説明
する０ 第１図は本発明の第１の実施例における適応形デルタ変
調復号化装置の構成を示す、ものである。

第１図において、適応形デルタ変調符号は入力端子１よ
り適応形デルタ変調復号化装置に入力される。ラッチ回
路２は入力された適応形デルタ変調符号を所定のサンプ
リング周期でラッチし、その出力を適応化制御回路３．
複数３値パルス変調回路６へ出力する。このラッチ回路
２の出力データはデルタ幅の極性を示すものである。適
応化制御回路３はラッチ回路２でラッチされたデータの
ビットハターンを観測することによりデルタ幅の振幅の
絶対値の変更を要求するデルタ幅適応化パルスを出力す
る。デルタ幅演算回路４は適応化制御回路３から出力さ
れるデルタ幅適応化パルスによってデルタ幅の振幅の絶
対値の変更を行い、デルタ幅の絶対値を決定する。この
デルタ幅の符号値系列からの適応方法については従来よ
り様々な方法が提案されており、その原理については例
えば次の文献に記載されている（「音声のディジタル信
号処理」コロナ社　；　Ｌ、Ｒ，Ｒａｂｉｎｅｒ　　ａ
ｎｄＲ、Ｗ　、　５ｃｈａｆｅｒ著、鈴木久喜訳）０複
数３値パルス変調器６はラッチ回路２のラッテデータに
よって得たデルタ幅の極性情報と、デルタ幅演算回路４
で決定したデルタ幅の振幅情報とを３値パルスに変換し
、１サンプリング周期に複数個の同一３値パルスを出力
する。積分器６は複数３値パルス変調回路６で変調され
た３値・々ルスを積分してアナログの積分器出力を得て
、出力端子７より復号化出力として出力される。

適応形デルタ変調符号のもつデルタの振幅情報と極性情
報を３値パルスへ変換する原理と、これを積分した積分
器出力の波形について以下に説明する。

第２図は３値パルスと、これを積分した積分器出力の関
係を示した原理図である０３値ノ（ルスの出力！圧しベ
ルは）・イレペル、ミドルレベル、ロウレベルの３つの
レベルを出力しているＯここでミドルレベルは積分器６
の基準電圧となるものである。ここで、復号化装置に供
給されている電源電圧はグラウンドに対しｖｄｄ５　　
ミドルレベルの電位はｖｄｄｌ２、ノ・イレペルの電位
はｖｄｄｌ　ロウレベルの電位はグラウンドのレベルに
設定する。ハイレベルとロウレベルはデルタ幅の極性情
報を示しており、パルスを積分することによって変化す
る積分器６の出力電位の変化方向に対応する０例えば第
２図の例においては、積分器出力の電位変化は、基準電
位であるミドルレベルに対してロウレベルは積分器出力
の電位を下げる方向に作用し、ハイレベルは積分器出力
の電位を上げる方向に作用する。一方、デルタ幅の振幅
情報ハノ・イレベル、およびロウレベルを出力する時間
幅に対応させる。

積分器６は１サンプリング周期の開時間的に連続して３
値パルスを積分しているが、３値パルスがミドルレベル
を出力しているあいだは積分器出力の電位変化は積分器
自信のリークによる電位変化のみであり、電位変化はほ
とんどない。したがって３値パルスがハイレベルまたは
ロウレベルの電位を積分器６に対して与えているときの
み、積分器出力は定められた方向に電位変化する。よっ
て、１サンプリング周期におけるハイレベルまたはロウ
レベルを出力する時間とミドルレベルを出力する時間の
比をデルタ幅演算回路４で制御することにより、デルタ
幅の振幅の変化を与えられ、すなわち１サンプリング周
期における積分器出力の電位変化量を変化させることが
できる。また、サンプリング周期の１周期間においてハ
イレベルまたはロウレベルを出力する時間とミドルレベ
ルを出力する時間の比が同一であれば、３値パルスを１
サンプリング周期内において時間的に分割して複数個の
同一３値パルスを出力しても積分器出力の電位変化量は
同じである。この場合、積分器出力は１サンプリング周
期間に複数回に分割して電位変化が生じ、３値パルスを
分割しない場合に比べて滑らかな積分器出力を得ること
ができる０また１サンプリング周期内の３値パルスの分
割は、サンプリング周期の１周期間に均等に分割した方
が積分器出力はより滑らかになる。

以上の動作で適応化デルタ変調符号の復号化は行うこと
ができるが、次に復号化出力の出力振幅に減衰を与える
ための原理と実施例での動作を示す。第３図は復号化出
力の出力振幅に減衰を与えるための３値パルスの時間軸
波形の、−例でるり、第４図は第３図の３値パルスを積
分した積分器出力の時間軸波形である。第３図において
ハイレベル、ミドルレベル、ロウレベルをそれぞれＨ，
Ｍ。

Ｌで表している。前述したように、１サンプリング周期
内に均等に分割した３値パルスはハイレベルあるいはロ
ウレベルの時間長に応じて積分器出力の電位変化量が異
なる。いま、第３図乙に示したように１サンプリング周
期Ｔｆｓ内で８つの均一な３値パルスに分割されている
場合を考える。そ１てＴｒｓ２ａつに均等に分割し、？
、、Ｔ２．　　・・・・・Ｔ８　とする。第３図ｂ　、
　ｃ　、　ａ　、・＝−・、　ｈはＴｆｓにおいてハイ
レベルを出力する数を７個、６個。

５個、・・・・・、１個とした場合を示している。分割
した区間Ｔ、−Ｔ２−・・・Ｔａ＝Ｔｆｓ／８　におい
て積分器出力が変化する電位量ｄｖｏはいずれの区間で
も等しくなり、第３図の３値パルスを積分すると、第４
図のような積分器出力の電位変化を生じる。

ｄＶｏとＴｆｓに於ける振幅制御しない場合の積分器出
力の電位変化量ｄＶ、Ｌ、、との関係式はｄＶａ、、−
ｄｖｏ×８となる。したがって８つの３値パルスのウチ
ハイレベルあるいはロウレベルを出力する区間ｉＮ個（
Ｎ≦８の正の整数）に制限し、その制限された区間はミ
ドルレベルを出力することによって、Ｔｆｓにおける積
分器出方の電位変化量ｄｖを制御でき、ｄｖ−ｄｖｏｘ
Ｎとなる。

つまり本実施例の復号化出力の減衰量の制御は、３値パ
ルスのハイレペルマタハロウレペルヲ出力する区間を用
い、この区間を制御することによって行っている。第１
図においては、出力レベル制御回路７によって出力レベ
ルの減衰量全決定し、この減衰量をイネーブル回路８で
複数３値パルス変調回路５のハイレベルあるいはロウレ
ベＡｆ出力する区間を制限するように動作する。

以上のように本実施例によれば、適応形デルタ変調符号
の極性情報と振幅情報全３値パルスに変調し、これをア
ナログ積分することによシ復号化出力を得ることができ
、さらに３値パルスを１サンプリング周期間に２いて複
数区間に分割して積分する方式をとることにより、ハイ
レベルまたはロウレベルを出力する分割区間数の制御に
よって復号化出力の減衰量を変化することができる。

なお本実施例では、ハイレベル、ミドルレベル。

ロウレベルをそれぞれ、ｖｄｄ、ｖｄｄ／ζクラウンド
のレベルとして説明したが、ミドルレベルは積分器の積
分基準電圧であり、またノ・イレベルおよびロウレベル
は積分器の時間的な電位変化率によ−・て決められるも
のであり、これに限られるものでにない。

また本実施例では１サンプリング周期に於ける３値パル
スの分割数を８個としたがこれに限られるものではなく
、この分割数を多くした方が減衰量の変化は滑らかにな
る。

以下、本発明の第２の実施例について、図面全参照しな
がら説明をする。

第５図は本発明の第２の実施例における適応形デルタ変
調復号化装置の構成を示すものでろる０第６図において
、１は入力端子、２はラッチ回路、３は適応化制御回路
、４はデルタ幅演算回路、５は複数３値パルス変調回路
、６は積分器、７は出力レベル制御回路、９は出力端子
であり、これらは第１の実施例と同様の動作をする。１
８Ｈ電圧制御回路である。

以上のように構成された適応形デルタ変調復号装置につ
いて、以下その動作について説明をする。

本実施例の復号壕での動作は第１の実施例と同様である
ので、ここでは省略し、復号化出力の減衰量を変化させ
る原理について説明する。

適応形デルタ変調符号の極性情報全電位方向ノくラメー
タとして基準電位に対称な２つの電圧レベルにもたせ、
振幅情報全時間軸方向ノくラメータとしてパルス幅にも
たせた３値パルスは、ミドルレベルを基準電位として積
分される０本実施例でも第１の実施例と同様に１サンプ
リング周期間における積分器出力の電位変化量を変化さ
せて復号化出力の減衰量を可変する方法をとる。本実施
例では出力レベル制御回路で与えられた減衰量にしたが
って、ハイレベルあるいはロウレベルの電位全ミドルレ
ベルに対称な電位を保ちながら変化させる。この３値パ
ルスを積分することによって積分器出力の変化する電位
量は、様々な値をとることができ、復号化出力の減衰量
を可変することができるのである。

以上のように、本実施例では３値パルスの７゛イレベル
あるいはロウレベルの出力電位をミドルレベルに対称な
電位を保ちながら変化させることによって復号装置の出
力レベルを可変することができる。

発明の効果 本発明はパルス変調回路で適応形デルタ変調符号の極性
情報と振幅情報ｆ　パルスに変換し、これ全積分器でア
ナログ積分することにより復号化出力を得ることができ
、さらに復号化出力の減衰量全変化させるために、複数
パルス変調回路によって出力される１サンプリング周期
間におけるノくルスをイネーブル回路で制限する方法や
、出力レベル制御回路によって定められた減衰量に応じ
て３値パルスの出力電圧を電圧制御回路で制限する方法
によって行うことができる優れた適応形デルタ変調復号
化装置を簡単なノ・−ドウエアで低コストに実現できる
ものである０

【図面の簡単な説明】

第１図は本発明の第１の実施例における適応形デルタ変
調復号化装置の構成を示すブロック図、第２図は３値パ
ルスと、これを積分した積分器出力の関係を示した原理
図、第３図は復号化出力の出力振幅に減衰を与えるため
の３値パルスの時間軸波形図、第４図は第３図の３値パ
ルスを積分した積分器出力の時間軸波形図、第５図本発
明の第２の実施例における適応形デルタ変調復号化装置
のブロック図、第６図は従来の適応形デルタ変調復号化
装置のブロック図、第７図は従来の適応形デルタ変調復
号化装置の積分回路のブロック図である。 １・・・・・・入力端子、２・・・・・ラッチ回路、３
・・・・・・適応化制御回路、４・・・・・・デルタ幅
演算回路、６・・・・・・複数３値パルス変調回路、６
・・・・・・積分器、７・・・・・・出力レベル制御回
路、８・・・・・・イネーブル回路、９・・・・・・出
力端子、１８・・・・・・電圧制御回路、１０１・・・
・・・入力端子、１０２・・・・・・ラッチ回路、１０
３・・・・・・適応化制御回路、１０４・・・・・・デ
ルタ幅演算回路、１０５・・・・・・読みだし専用メモ
リ、１０６・・・・・・積分回路、１０７・・・・・第
１の乗算回路、１０８・・・・・・ＤＡ変換回路、１０
９・・・・・・出力レベル制御回路、１１０・・・・・
・出力端子、１１１・川・・加算器、１１２・・・・・
・遅延器、１１３・・・・・・第２の乗算器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名Ｉ−
人力塔子 ５−ｎｅｌｃＢ僅パルス変調回路 ８−　イネーラル回路 ９−・−巴力塙子 第１図 第３図 第４図 第５図

Claims (3)

【特許請求の範囲】
1. （１）適応形デルタ変調符号系列を所定のサンプリング
   周期でラッチするラッチ回路と、前記ラッチ回路の出力
   であるラッチデータの符号値系列に応じてデルタ幅の振
   幅の適応をはかる適応化制御回路と、前記適応化制御回
   路の出力信号に応じてデルタ幅の振幅の演算を行うデル
   タ幅演算回路と、前記ラッチ回路の出力信号と前記デル
   タ幅演算回路の出力信号を入力とし適応形デルタ変調符
   号の極性情報および振幅情報を電圧方向と時間軸方向に
   対して変調するパルス変調回路と、前記パルス変調回路
   の出力パルスを積分して復号化信号を出力する積分器と
   、前記パルス変調回路の出力レベルの減衰量を可変する
   ために前記パルス変調回路を制御する出力レベル制御回
   路とを備えた適応形デルタ変調復号化装置。
2. （２）パルス変調回路は、ラッチ回路の出力によって得
   た適応形デルタ変調符号の極性情報を電位方向パラメー
   タとして基準電位に対称な２つの電圧レベルにもたせ、
   デルタ幅演算回路出力によって計算した適応形デルタ変
   調符号の振幅情報を時間軸方向パラメータとしてパルス
   幅にもたせた３値パルスに変調し、サンプリング周期の
   １周期間に対して複数個の同一３値パルスを繰り返して
   発生する複数３値パルス変調回路と、出力レベル制御回
   路の制御信号に応じて前記３値パルスの有効パルス数を
   制限するイネーブル信号を複数３値パルス変調回路に対
   して出力するイネーブル回路とを具備し、復号化出力の
   減衰量を可変することを特徴とする特許請求の範囲第１
   項記載の適応形デルタ変調復号化装置。
3. （３）パルス変調回路は、ラッチ回路の出力によって得
   た適応形デルタ変調符号の極性情報を電位方向パラメー
   タとして基準電位に対称な２つの電圧レベルにもたせ、
   デルタ幅演算回路の出力によって計算した適応形デルタ
   変調符号の振幅情報を時間軸方向パラメータとしてパル
   ス幅にもたせた３値パルスに変調する３値パルス変調回
   路と、出力レベル制御回路の制御信号に応じて前記３値
   パルスの極性情報を示す電位方向パラメータの出力電圧
   を制御する３値パルス出力電圧制御信号を３値パルス変
   調回路に出力する電圧制御回路とを具備し、復号化出力
   の減衰量を可変することを特徴とする特許請求の範囲第
   １項記載の適応形デルタ変調復号化装置。