JPS588777B2 - デルタ変調装置 - Google Patents

Description

【発明の詳細な説明】 本発明は一般的にはデルタ変調装置に関し、更に詳細に
は、音声信号及び音声帯域変復調信号を処理するのに適
したデルタ変調装置並びに単ビット変調又は多ビット変
調のデルタ・コーディングを必要とする複数のアナログ
回線をタイム・シェアリング様式で処理するのに適した
形式のデイジタル・デルタ変調装置に関する。

デルタ変調はＰＣＭよりも経済的にアナログ信号をデイ
ジタル化する手段を与える。

この利点は主として、デルタ変調では比較的簡単なアナ
ログ・フィルタが用いられるのに対してＰＣＭでは精密
なナイキスト帯域フィルタが必要となることによる。

誤り率の高い通信路でのデイジタル伝送のためにアナロ
グ信号をコード化するのに用いられた場合恐らく、デヲ
タ変調は通常のＰＣＭよりも信号路における誤りを受け
にくいという点で経済的利点を上回る利点を与える。

２４−４０Ｋビツト／秒の重要なコード化率範囲では、
このように影響を受けることの少ないデルタ変調は、誤
り率が１ ０−２のレベルまで劣化しうるような通信路
のための最も経済的なコード化手段となりうる。

このような１つの例は衛生通信の場合であり、雨の時は
通信路誤り率の高い低質動作が起こりうる。

２４−４０Ｋビット／秒のコード化範囲において音声の
質を適当なレベルに保つためにはデルタ変調器即ちデル
タ・コーダはＰＣＭと同様に、その利得を、コード化さ
れるべきアナログ入力信号のレベルに適応させるための
何らかの手段を持つ必要がある。

適応又は圧伸の方法又はアルゴリズムの設計はデルタ・
コーダの誤り感度に大きく影響し、どの形式の信号がコ
ード化できるかを決める。

第１図は普通のデルタ・コーダのブロック図であり、ア
ナログ入力信号を受取る比較器１、サンプル・クロック
ＳＣに応答する１ビット量子化装置としてのラツチ２、
ラツチ２の出力とラッチ２の出力に応答する圧伸回路４
により発生される信号Δとの乗算を行なう乗算器３、及
びアナログ入力信号の量子化表示を出力する信号フィル
タ５を含む。

復調器側には、圧伸回路６、乗算器７及びフィルタ８が
示されている。

圧伸又は適応回路４の機能は信号の実効値ＲＭＳの大き
な変動に対して最犬の信号対量子化雑音比ＳＮＲを与え
るようにフィードバック・ステップのサイズ即ち大きさ
を調節することである。

一般的に用いられているアルゴリズムは例えばＵＳＰ３
６９９５６６に示されるように、特定のコード・パター
ン（即ちＮ個の連続する１又は０）によって示される過
負荷の検出時にステップ・サイズを個別量だけ増加させ
ると共に所定期間内に過負荷が生じなかった場合ステッ
プ・サイズを減少させることによりこの調節機能を行な
う。

デコーダではステップ・サイズはコードの同じ情報に基
づいて増加されたり減少される。

このようなアルゴリズムは、デコーダが受信コードに基
づいて利得変化情報を取出すという点で微分利得で動作
する。

デコーダは実際に生じた利得変化の経過を見るだけで、
コーダにおけるステップ・サイズの実際の値に関しては
情報を持たない。

デイジクル・コード化された信号に誤りが発生した場合
、この誤りはデコーダにおけるステップ・サイズの計算
に誤りを生じる。

このような誤りは受信信号に歪を与え、通信路の誤りの
ために非適応型デルタ変調器において生じる付加的背景
雑音よりも問題が太きい。

伝送されるコード化信号によって絶対的な利得基準が運
ばれるわけではないから、デコーダのステップ・サイズ
の値に誤りが発生した場合は、コーダとデコーダの利得
を再同期させる手段が取られるまでは両利得の間にずれ
が存在することになる。

音声信号の場合、波形のエンベロープ・ギャップが充分
に広く且つしばしば生じるため、コーダ及びデコーダの
両方がそれらの長大利得値（最小ステップ・サイズ月こ
なり再同期が町能であるから、音声信号のコード化には
微分利得のアルゴリズムが適している。

音声帯域変復調信号はギャップを持たない一定のエンベ
ロープを持つから、微分利得のアルゴリズムを用いるコ
ーダでコード化することはできない。

デイジタル通信路の誤りによりデコーダの利得が大巾に
増加すると、回復のための直接的な手段がなければ、残
りの伝送の間受信側の変復調装置への出力信号が飽和す
ることが生じうる。

上記の問題点を解決するデルタ変調器はＩＥＥＥＴｒａ
ｎｓａｃｔｉｏｎ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎ
Ｔｅｃｈｎｏ−１ｏｇｙ １ ９ ７ １年、８月、
第５４７頁に示されている。

この変調器は直接利得圧伸アルゴリズムを用いている。

即ち、伝送されるデイジクル信号をデコードするのに用
いられる利得はデイジクル・ビット・ストリームから直
接計算される。

この技術は通信路誤りに対する感度を減じ、更にこのア
ルコリズムは変復調信号で生じるような一定エンベロー
プ信号のコード化を可能とする利点を有する。

しかし設計されたコーダは共通の装置構成要素を多数の
回線間でタイム・シェアリング様式で用いるには不適当
である。

本発明はデイジタル信号をコード化しデコードするのに
用いられる利得をテイジタル・ビット・ストリームから
直接に計算する直接利得圧伸アルゴリズムを用いる。

このアルゴリズムはデイジタル形で実施され、また夫々
がアナログ入力信号を有する複数の回線間でタイム・シ
ェアリング様式で用いるのに適した形で実施される。

変調器は音声信号、及び音声帯域電信路において一般に
用いられる形式の変復調装置からの信号の両方をコード
化できるアルゴリズムを用いる。

この形式の変調装置を通じて動作するかかる変復調装置
の性能は用いられるサンプリング周波数に依存する。

このアルゴリズムはまた普通の単ビット・デルタ変調で
得られるものよりも更に細密な信号処理を必要とする多
ビット・デルタ・コーディングに適している。

次に図面を参照して実施例の説明を行なう。

第２図において、音声信号又は変復調信号のようなアナ
ログ入力信号は線１０に供給され、この入力信号はデイ
ジタルーアナログ変換器１２からの線１１のフィードバ
ック信号と共に加算回路１４へ印加される。

加算回路１４は線１１，１２の信号間の差を示す出力を
発生する。

加算回路１４の出力は周波数ｆｓのクロツクによりサン
プルされる量子化回路１５へ印加される。

量子化回路１５の出力はデルタ変調器のコード化された
出力信号を構成し、線１０の入力信号を２レベルのデイ
ジタル形で表わす。

この出力は任意の時間においてｄｉで示される。

出力ｄｉは１ビット・シフト・レジスタ１６へ印加され
る。

これは直前のビットを貯蔵し、その出力はｄｉ−１で示
される。

出力ｄｉ及びｄｉ−１は夫々排他的ＯＲ回路１７の２入
力に印加され、回路１７の出力は量ｄｉ及びｄｉ−１の
積に等しい出力を発生する。

この単ビット出力は−Ｐｒで示される多ビット値を受取
る加算回路１８へ印加される。

Ｐｒはコード化された出力信号の変調密度を決める選択
された基準である。

加算回路１８の出力は加算器１９へ印加される。

加算器１９の他方の入力には、レジスタ２０の内容と係
数β１の積を求める乗算器２１の出力が印加される。

加算器１９のその時の出力は、もしその出力が正ならば
、次の動作サイクルにおいてレジスタ２０に挿入される
。

レジスタ２０の内容は便宜上Δｍ−１で示され、加算器
１９の出力はΔｍで示される。

回路が負に行かないようにするため、加算器１９の出力
はゲート２２を介してレジスタ２０の入力へ印加される
。

加算器１９の符号ビットに応答してゲート２２は加算器
１９の出力又は値ΔＭＩＮをレジスタ２０の入力へ切換
え印加する。

符号ビットが負の時は値ΔＭＩＮがレジスタ２０へ印加
される。

符号ビットが正ならば加算器出力Δｍがレジスタ２０へ
印加される。

ゲート２２の出力は乗算器２３の一方の入力へ印加され
て基準化係数β２と乗算され、定数β２によって修正さ
れた出力Δｍを発生する。

レジスク２０、乗算器２１及び加算器１９は１次のデイ
ジタル巡回フィルタ（ ｄｉｇｉｔａｊ ｒｅｃｕ−
ｒｓｉｖｅ ｆｉｌｔｅｒ ）を形成する。

加算器１９は入カデイジクル信号と係数β１によって重
みづけられた直前のフィルタ出力値Δｍ−１とを加算す
る。

係数β１はサンプリング周波数ｆｓと協働してフィルタ
の帯帯巾を決める。

加算器２４は量子化回路１５からのｄｉ信号の制御のも
とに乗算器２３の出力Δｍと乗算器２６の出力との和即
ち差を発生する。

乗算器２６はレジスタ２５に貯蔵されたＳｍ−１と係数
β３との積を発生する。

加算器２４の出力はデイジタルーアナログ変換器１２へ
印加される。

レジスタ２５及び乗算器２６は加算器２４と共に１次の
デイジクル巡回フィルタを形成し、その帯域巾は係数β
３及びサンプリング周波数により決められる。

適応アルゴリズム即ち圧伸アルゴリズムはコード化され
た信号において予定の平均密度を維持するようにステッ
プ・サイズΔｍを制御することよりなる。

これは、コード化された信号の隣接ビットを乗算してｄ
ｉ×ｄｉ−１を求め、これに基準値−Ｐｒを加え、乗算
器２４の出力に利得係数β２によって基準化されたステ
ップ・サイズΔｍを与えるようにその和を平均化するこ
とによって行われる。

適応化の基本はｄｉ×ｄｉ−１の平均値を予定の基準Ｐ
ｒに等しく維持することである。

これノは充分に大きな基準化係数β２を持たせることに
よって広範な入力レベルにわたって行なうことができる
。

このアルゴリズムはステップ・サイズΔｍ及びフィード
バック信号Ｓｍの計算のために数学的表現によって要約
できる。

これらの関数は次５のとおりである。

Δｍ＝β２（βｌΔｍ−，＋ｄｉ×ｄｉ−１−Ｐｒ）Ｓ
ｍ一β３Ｓｍ−１＋（符号ｄｉ）β２Δｍ−、既に述べ
たように、レジスタ２０、乗算器２１ノ及び加算器１９
は１次のデイジタル巡回フィルタを構成し、レジスタ２
５、乗算器２６及び加算器２４もデイジタル巡回フィル
タを構成する。

これらのフィルタは２１ ．２６の如き乗算器を含む。

乗算器は加算器よりもコスト高であり、第２Ａ図５に示
す回路を第２図の回路の代りに使用しうる。

第２Ａ図の回路は乗算器を含まず、シフト回路及び付加
的な加算機能の利用により実質的に同じ結果を構成する
。

すべての他の加算を行なうのに１つの加算器をタイム・
シェアリング様式で用いれば第２Ａ図の回路は大巾なコ
ント節減となる。

第２Ａ図においてデイジタルーアナログ変換器１２、加
算器２４及びレジスタ２５は第２図における夫夫の構成
要素と対応するものとして示されている。

第２図の乗算器２６はレジスタ２５の出力に接続ジされ
たシフト・レジスタ２７で置換でき、レジスタ２５によ
り供給されるデイジタル信号に一定のシフトを与えるよ
うに設計される。

シフトされた信号は加算器２８においてレジスタ２５か
らの信号から減算され、その出力は加算器２４の入力ヘ
印加される。

この構成により、レジスク２５に貯蔵されたＳｍ−１の
値は事実上係数β３と乗算される。

明らかに、この技術は用いうる値に制限を与える。

しかし性能を実質的に落すことなく行ないうる。

第２図の乗算器２３は第２Ａ図のシフトレジスタ２７と
同様な簡単なシフト回路で置換しうる。

第３図はコーダをｎ個の回線Ｌ１−Ｌｎでタイム・シェ
アリング様式で共用する多回線構成を示している。

コーダは第２図で例示したのと同じ機能を各回線につい
て行なう。

第２図で述べた巡回フィルタには、第２Ａ図の変形が用
いられている。

第３図において、音声信号又は変復調信号であるアナロ
グ信号を運ぶ回線Ｌ１−Ｌｎは複数の比較回路３０−１
〜３０−ｎへ印加される。

回路３０−１〜３０−ｎは第２図の破線枠内の回路と同
じである。

これらの回路の出力はスイッチ３３により選択的に且つ
順次に出力３２へ供給される。

比較回路３０−１〜３０−ｎの他の入力には、第２図の
デイジタルーアナログ変換器１２と同様の変換器３４が
接続されている。

各回線に対する適当な値はその回線がスイツナ３３によ
り出力３２へ接続された時デイジクルーアナログ変換器
３４に存在する。

これがどのように行われるかは以後明らかとなろう。

発振器３５がカウンタ３６へ接続されている。

カウンタ３６は発振器３５の７つの連続するパルスに応
じて７つの出力を順次に発生するように例示されている
。

カウンタ３６の７番目の出力は、Ｎまでカウントしてリ
セットするもう１つのカウンタ３７へ接続されている。

カウンタ３７の出力はスイッチ３３へ接続され、カウン
ト値が所定の値になったとき比較回路３０−１を出力３
２へ接続するようにスイッチ３３を制御する。

カウンタ３６の再循環によりカウンタ３７のカウント値
が進むと、比較回路が順次にスイッチ３３を介して出力
３２へ接続される。

カウンタ３６の第１１第３、第５の出力はＯＲゲート３
８を介して接続されマイナス（−）として示される出力
を発生する。

カウンタ３６の第４の出力はプラス（＋）として示され
る出力を発生する。

これらの２つの出力の利用については後述する。

また、他の出力の利用についても後述する。

既に説明した値Ｓｍ−１、Δｍ−１及びｄ１−１はサー
ビスされている回線のアドレスを構成するカウンタ３７
の出力の制御のもとにランダム・アクセス・メモリ３９
に各回線毎に貯蔵される。

カウンタ３７の出力ＣＴＲはメモリ３９のアドレス部Ａ
に接続されて示されている。

値Ｓｍ−１，Δｍ−１及びｄｉ−１はカウンタ３６の１
番目の出力ｋＯ（カウンタ３６の７つの出力はｋ０−ｋ
６で示される）の発生時に夫々メモリ３９からレジスタ
４０，４１．４２へ読出される。

出力ｋＯはメモリ３９の読出し部Ｒに接続されて示され
ている。

第２Ａ図のように変形した場合第２図のすべての機能は
加算又は減算で行ないうる。

第３図の多回線タイム・シェアリング構成ではこの技術
が利用される。

１つの加算器４３及び加減算制御回路４４が用いられ、
これにより、各回線毎にインターリーブされたタイム・
シェアリング様式ですべての必要とされる加算及び減算
が行なわれる。

上述のプラス、マイナス出力は加減算制御回路４４へ印
加され、スイッチ３３からのｄｉ出力信号はカウンタ３
６のｋ２出力の時選択ゲート４５を経て印加される。

加算器４３の出力はＡＯレジスタ４６に挿入され、レジ
スタ４６の出力はＡＯと示されている。

加算器４３の２つの入力はＡ及びＢで示されている。

加算器４３のＢ入力にはシフト回路４７が接続されてい
る。

この回路４７はｋ１，ｋ２，ｋ３を除くすべての期間は
シフトなしに入力信号を通過させる。

これらの３つの期間には、シフト回路４γの入力へ印加
される入力信号即ちデータは３つの異なるシフトｍ１，
ｍ３，ｍ２を受ける。

これらの３つのシフトは第２Ａ図に関して述べた定数β
１，β２，β３の乗算のためのシフトに対応する。

加算器４３のＡ，Ｂの入力への種々の入力を組合わせる
ため１対のＯＲゲート４８．４９が用いられる。

ゲート５１はカウンタ３６のｋ１出力期間にレジスタ４
０のＳｍ−１出力をＯＲゲート４９へ接続する。

ゲート５２はカウンタ３６のｋ２，ｋ３出力の期間にレ
ジスタ４１のΔｍ−１出力をＯＲゲート４９へ接続する
。

ゲート５３はカウンク３６のｋ４出力期間にレジスタ４
６のＡＯ出力をＯＲゲート４９へ接続する。

ゲート５４は第２図に関して述べたーＰｒ基準をカウン
タ３６のｋ５出力期間にＯＲゲート４９へ接続する。

ゲート５５はカウンタ３６のｋ１出力期間にレジスタ４
０のＳｍ−１出力をＯＲゲート４８へ接続する。

ゲート５６はカウンタ３６のｋ２，ｋ５出力期間にレジ
スタ４６のＡＯ出力をＯＲ回路４８へ接続する。

ゲート５７はカウンタ３６のｋ３出力の期間にレジスタ
４１のΔｍ−１出力をＯＲ回路４８へ接続する。

ゲート５８は第２図の排他的ＯＲ回路１７と同様の排他
的ＯＲ回路５９の出力をカウンタ３６のｋ４出力期間に
ＯＲ回路４８へ接続する。

排他的ＯＲ回路５９は出力３２のｄｉ出力及びレジスタ
４２のｄｉ−１出力を受取る。

従って排他的ＯＲ回路５９は第２図の排他的ＯＲ回路１
７と丁度同じ入力を受取る。

レジスタ４０のＳｍ−１出力はｋＯの時間にアナログー
デイジタル変換器レジスタ６０へ印加される。

アナログーテイジタル変換器３４はレジスタ６０へ接続
され、比較回路３０−１〜３０ｎへ入力を供給する。

動作においては、新たな値Ｓｍ−ｔが計算され、これは
メモリ３９に入れられる。

回線のサービスが行なわれる次の時間に、前に計算され
た値がレジスタ４０に入れられる。

この値は直ちにレジスタ６０に転送され、そしてタイム
・シェアリング様式で順次に比較回路３０−１〜３０−
ｎの一方の入力を制御するための新たな値Ｓｍを構成す
る。

このサイクル期間に下表Ｉに従ってＳｍ−１の新たな値
が計算される。

新たな値が計算された後、？れらの値はカウンタ３６の
ｋ２，ｋ５，ｋ６の制御のもとにレジスタ４０，４１
．４２へ入れられる。

ＡＯレジスタ４６にあるＳｍ−１の新たな値はカウンタ
３６のｋ２出力期間にゲート６１を介してレジスタ４０
に挿入される。

ＡＯレジスク４６にあるΔ、の新たな値はカウンク３６
のｋ６出力の時レジスタ４１に挿入され、新たな値ｄ１
−１はｋ５出力時にレジスタ４２へ挿入される。

ｋ６出力はメモリの書込み部Ｗへ印加され、レジスタ４
０，４１ ．４２に前に又は同時に入れられた新たな値
がカウンタ３７の出力により選択される適当なメモリ・
アドレスに挿入され、従ってカウンタ３７の出力によっ
て識別される回線に対するメモリの内容がその特定の回
線の次のサービスに備えてこの時更新される。

表１はカウンタ・サイクルｋＯ−ｋ６の期間における加
算器４３への入力、加減算制御回路４４への入力、シフ
ト・レジスク４７への入力、レジスタ４６の出力及びレ
ジスタ４０ ，４１ ，４２，６０の内容を示している
。

ｋ０の期間にＳｍ−１、Δｍ−１及びｄｉ−１の値がメ
モリ３９から読出され、レジスタ４０，４１ ．４２に
入れられる。

加えて、Ｓｍ−１がレジスタ６０に入れられ、ここでこ
の値は処理サイクルｋＯ−ｋ６の残りの期間の間その状
態を保つ。

ｋ１期間に値Ｓｍ−１は加算器４３のＡ，Ｂ両入力に印
加される。

ゲート５１及びＯＲ回路４９を介してＢ入力に挿入され
る値Ｓｍ−１は一定量ｍ１だけシフトされ、ＯＲ回路３
８を経て加減算制御回路４４に供給されるｋ１出力の制
御により、ゲート５５及びＯＲ回路４８によりＡ入力へ
印加される入力から減算され、これにより第２図に関連
して述べた値β３×Ｓｍ−１が求められる。

この結果はレジスタ４６にあり、ｋ２期間にゲート５６
，ＯＲゲート４８を介してＡ入力に入れられる。

ｋ２期間にレジスタ４１の値Δｍ−１はゲート５２０Ｒ
ゲート４９を介してＢ人カへ挿入され、このときシフト
回路４７でｍ３だけシフトされる。

このとき出力３２に存在するｄｉの値は加算の符号を決
め、出力レジスタ４６には量β３×Ｓｍ−１＋ｄｉ×Δ
ｍ−１×β２が得られる。

ｄｉは＋１又は−１のいずれかであり、このステップで
行なわれる加算の性質を決める。

レジスク４６の値はｋ２出力によりゲート６１を介して
レジスタ４０に挿入され、これは第２図で述べたＳｍ値
に相当する。

この値は次の動作サイクルにおけるＳｍ−１値を構成す
る。

ｋ３期間にレジスタ４１の値Δｍ−ｔはゲート５７．５
２を介してＡ，Ｂ入カへ入れられる。

加算器４３のＢ入力へ入れられる値はｍ２位置だけシフ
トされ、ＯＲゲート３８を介して加減算制御回路４４へ
印加されるＫ３出力の制御により減算動作が行なわれる
。

この動作によりβ１×Δｍ−１が求められる。

ｋ４期間に排他的ＯＲ回路５９の出力ｄｉ×ｄｉ−１が
ゲート５８によりＡ入力に印加され、前の計算の結果求
められたＡＯレジスタ４６の内容はゲート５３によりＢ
入カへ印加される。

この時はカウンタ３６のｋ４出力及び制御回路４４によ
り加算が行なわれる。

このサイクル期間にはシフトは行なわれない。

このサイクルにより値β１×Δｍ−１＋ｄｉ×ｄｉ−１
が求められる。

レジスタ４６のＡＯ出力にあるこの値はｋ５の期間にＡ
人カへ印加され、定数ＰｒがＢ入力に印加される。

この時はｋ５出力の制御により減算が行なわれる。

この時はシフトは行なわれず、計算結果Δｍが得られる
。

Δｍはβ１×Δｍ−１＋ｄｉ×ｄｉ−１−Ｐｒに等しい
。

この値はカウンタ３６のｋ５出力によりレジスタ４１に
入れられ、第２図に関して述べた値Δｍに相当する。

同時に出力３２に存在するイ直ｄｉはｋ５出力によりゲ
ート６３を介してレジスク４２へ入れられ、次の計算で
用いられる値ｄｉ−１を与える。

レジスタ４１に入れられたΔｍ値はこの回線の次の動作
サイクルのためのΔｍ−１値を構成する。

カウンタ３６のｋ６出力期間には、レジスタ４０，４１
．４２に前に挿入された値がカウンタ３７の出力により
選択されたアドレスにメモリ３９に書込まれる。

第３Ａ図はコーダ及びデコーダの両方を利用する完全な
システムに第３図の実施例を組込んだ場合を例示してい
る。

コーダはタイム・シェアリング様式で回線間で共用され
るデイジタルーアナログ変換器３４により駆動されるｎ
個の比較器３１−１〜３１−ｎへ接続されたｎ個の回線
Ｌ１−Ｌｎを含む。

選択スイツナ３３及び選択スイッチ３３を動作させるた
めのカウンク３７も示されている。

第３図に示されている残りの回路はフイードバック処理
部６５に一括して含まれている。

出力３２のコード化デイジタル出力信号はデイジタル通
信路を介して伝送され、コーダにおけるフィードバック
処理部６５と同じ復調回路６５′へ供給される。

復調回路６５／はデイジタルーアナログ変換器３４′へ
接続されている。

カウンタ３７と同じカウンタ３７′は選択スイッチ３３
と同じ選択スイッチ３３′を駆動する。

選択スイッチ３３′はｎ個のサンプル／ホールド回路６
６−１〜６６−ｎへ接続され、次いでｎ個の低域通過フ
ィルタ６７−１〜６７−ｎを介してｎ個の回線Ｌ１−Ｌ
ｎを駆動する。

第４図は単一回線のアナログ入力信号を多ビット・デル
タ変調を行なうのに適した回路を例示している。

第４図及び以後の説明では４ビツド・コードを用いるも
のとする。

他のレベルのコードにも使用しうろことは勿論である。

第４図の回路は第２Ａ図に従って変更した第２図の回路
と類似している。

簡単にするため、第２図及び第２Ａ図のものと機能的に
同じ回路については同じ参照番号が用いられている。

第２図の乗算器２１の代わりに用いられているシフト・
レジスタ及び加算器は乗算器２６に対するものと区別す
るため夫々プライムを付して２７’，２８’で示されて
いる。

以後の説明では、多ビット・デルタ変調機能を行なうた
めに施された変更部分に限定して説明する。

第２図の乗算器２３により行なわれる乗算は定数β２の
乗算を与える所定量だけゲート２２の出力をシフトする
シフト回路２３′により行なわれる。

この出力は４つの相次ぐサンプル時間の間一定に保持さ
れ、次に次の４つのサンプル時間のために再び変化され
る。

これはゲート７０及びカウンタ７１により行われる。

カウンタ７１は４カウント単位で再循環し、従ってカウ
ンタ７１が再循環するには、サンプリング周波数ｆｓを
供給する発振器７２の４サイクルが必要となる。

カウンク７１のｔ１出力はゲート７０に印加され、発振
器７２の４サイクル毎に１回だけΔｍを発生する。

値Δｍはカウンタ７１の各サイクルにおいて即ちｔ１，
ｔ２，ｔ３，ｔ４において量１，１／２，１／４，１／
８と乗算される。

これは選択スイッチ７３を介してこれらの基準量を乗算
器７４へ供給することにより行われる。

選択スイッチ７３及び乗算器７４の代わりに、各期間ｔ
Ｌｔ２，ｔ３，ｔ４に基準値を選択された量だけシフト
する付加的シフト回路を使用しうる。

この技術によれば乗算器の必要性がなくなり、乗算機能
は加算機能で置換される。

従って、第３図の回路を用いて第５図の回路を多回線式
に実施することができる。

これは下表■に従って行なわれる。

表■で用いられているフォーマットは表１のものと同じ
である。

Ｄ／ Ａはデイジタルーアナログ変換器を示す。

割当てられた時間内にすべての計算を完了させるには１
０個の出力ＫＯ−ｋ９を発生するようにカウンタ３６を
変更することが必要である。

ステップｋ６−ｋ９は表ｌのステップｋ３−ｋ６と同じ
でありこれに対応する。

【図面の簡単な説明】

第１図は従来の普通のデルタ変調器及び復調器のブロッ
ク図、第２図は本発明によるデルタ変調器のブロック図
、第２Ａ図は第２図のデルタ変調器の変形を示す図、第
３図は複数回線のアナログ信号をタイム・シェアリング
様式で同時に変調する本発明によるデルタ変調器のブ七
ツク図、第３Ａ図は第３図に従って構成されたデルタ・
コーダ及びデルタ・デコーダを含むシステムのブロック
図、第４図は多ビットコード化デルタ信号を処理するよ
うに変更されたデルタ変調器のブロック図である。 １２……デイジタルーアナログ変換器、１４……加算回
路、１５……量子化回路、１６……１ビット・シフト・
レジスタ、１７……排他的ＯＲ回路、１８……加算回路
、１９……加算回路、２０……レジスタ、２１……乗算
回路、２３……乗算回路、２４……加算回路、２５……
レジスタ、２６……乗算回路、２７……シフト・レジス
タ、２８……加算回路。

Claims (1)

【特許請求の範囲】
1. １ 人カアナログ信号及びアナログ・フィードバック信
   号の振巾を比較しその比較の結果に応じて第１又は第２
   の出力信号ｄｉを周期的に発生する手段と、その時の周
   期の出力信号ｄｉと直前の周期の出力信号ｄｉ−ｉとの
   積を発生する手段と、各周期の期間に上記積とデイジタ
   ル基準信号との和を発生する手段と、該和発生牟段の出
   力に応答して利得制御信号Δｍを発生する第１デイジタ
   ル巡回フィルタを形成する手段と、上記ｄｉ発生手段及
   び第１デイジタル巡回フィルタの出力に応答して上記利
   得制御信号Δｍの関数であるデイジタル信号を発生する
   手段と、該デイジタル信号発生手段に応答してデイジタ
   ル・フィードバック信号を発生する第２デイジクル巡回
   フィルタを形成する手段と、該第２デイジタル巡回フィ
   ルタに応答して上記アナログ・フィードバック信号を発
   生するデイジタルーアナログ変換手段とより成るデルタ
   変調装置。