JPH01151317A - 適応形デルタ変調復号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、音声等のアナログ信号をディジタル信号に符
号化する適応形デルタ変調復号化装置に関するものであ
る。

従来の技術 近年、半導体技術の進歩によシ、音声信号等をディジタ
ル化した後に通信回線を伝送する、あるいはディジタル
化したデータを半導体メモリに蓄積する装置が実用化さ
れている。これらの装置では回線の伝送容量や半導体メ
モリの記憶容量に制限があるため、信号をディジタル化
する際に信号の持つ冗長度を低減した高能率符号化方式
を用いることが多い。この高能率符号化方式のなかで比
較的構成が簡単で、低コストでハードウェアが実現でき
る符号化方式に適応形デルタ変調方式がある。適応形デ
ルタ変調方式を用いれば通常のＰＣＭ方式よシバ−ドウ
エアが簡素化されるため、この適応形デルタ変調方式と
半導体メモリを用いてエコー装置を構成することも試み
られている（関連資料：エコーなどの効果音を作るだめ
のディジタル遅延用ＩＣの使い方；トランジスタ技術１
９８７年１１月号）。

以下に従来の適応形デルタ変調復号化装置について説明
をする。

第８図は従来の適応形デルタ変調復号化装置の構成を示
すものであシ、１０１．１１１．１２１゜１３１は各々
第１．第２．第３．第４の入力端子、１０２．１１２，
１２２，１３２は各々第１．第２、第３．第４のラッチ
回路、１０３，１１３゜１２３．１３３は各々第１．第
２．第３１第４の適応化制御回路、１０４．１１４．１
２４，１３４は各々第１．第２．第３．第４のデルタ幅
演算回路、１０５，１１５，１２５，１３５は各々第１
゜第２．第３．第４の読みだし専用メモリ、１０６゜１
１６．１２６，１３６は各々第１．第２．第３゜第４の
積分回路、１０７，１１７，１２７，１３７は各々第１
．第２．第３．第４の乗算回路、１０８は加算回路、１
０９はＤ人変換回路、１１０は出力端子、１４ｏは加算
比制御回路である。

以上のように構成された適応形デルタ変調復号化装置に
ついて、以下その動作を説明する。

この従来例では例として４つの適応形デルタ変調符号の
復号出力を所定の加算比で加算したアナログの復号出力
信号を得る構成を示しているが、これに限られるもので
はない。

第１の入力端子１０１から入力される適応形デルタ変調
符号の復号化は１０２．１０３．１０４゜１０５．１０
６により一系列の復号が行われ、ディジタル信号の復号
化出力が得られる。まず以下にその一系列の復号が行わ
れる様子を示す。適応形デルタ変調符号は第１の入力端
子１０１よシ適応形デルタ変調復号化装置に入力される
。第１のラッチ回路１０２は入力された適応形デルタ変
調符号を適応形デルタ変調のサンプリング周期毎にラッ
チし、第１の適応化制御回路１０３および第１のデルタ
幅演算回路１０４へ出力する。この第１のラッチ回路１
０２の出力データはデルタ幅の極性を示すものである。

第１の適応化制御回路１０３はラッチ回路１０２の出力
のビットパターンを観測することによりデルタ幅の振幅
の絶対値の変更を要求するデルタ幅適応化パルスを出力
する。第１のデルタ幅演算回路１０４は第１の適応化制
御回路１０３から出力されるデルタ幅適応化パルスと第
１のラッチ回路１０２の出力とによってデルタ幅の極性
と振幅の絶対値を決定し、第１の読みだし専用メモ１７
１０５の読みだしアドレスを出力する。この読みだしア
ドレスに従って第１の読みだし専用メモＩＪ　１０５か
ら読みだされたデータは１サンプリング周期に対するデ
ルタの振幅に相当し、第１の積分回路１０６によってデ
ィジタル信号のまま積分され、ＰＧＭの積分値を得る。

この積分値は入力端子１０１よシ入力された適応形デル
タ変調符号の復号化出力である。

第２の入力端子１１１、第３の入力端子１２１、第４の
入力端子１３１から入力される適応形デルタ変調符号の
復号化は各々１１２〜１１６．１２２〜１２６．１３２
〜１３６で同様に復号される。

加算比制御回路１４０は復号化出力の加算比を決定する
。第１の積分回路１ｏ６、第２の積分回路１１６、第３
の積分回路１２６、第４の積分回路１３６の出力である
各々の復号化出力は、加算比制御回路１４０の制御によ
シ定められた所定の係数を第１．第２．第３．第４の乗
算回路によってかけあわされ、その後に加算回路１０８
で加算され、Ｄム変換回路１０９でディジタル信号から
アナログ信号に変換され、４系列の信号を所定の加算比
で加算したアナログの復号化出力として出力端子１１０
より出力される。

発明が解決しようとする問題点 しかしながら上記従来の構成では、アナログの復号化出
力を得るだめの構成要素として、デルタ幅の極性および
振幅の絶対値を与えるＲＯＭ、積分回路のための乗算器
および加算器、多数ビットのＤ人変換回路などを要し、
また各復号化出力を所定の加算比で加算するために乗算
回路及び加算回路が必要となる。これらの構成要素はＬ
ＳＩ化する際にチップ面積を多大に必要とする。またア
ナログ予測値を得るだめの０人変換器は変換精度をあげ
るためには多数ビットのものが必要となり、・・−ドウ
エア規模の増加は免れない。

本発明は上記従来の適応形デルタ変調復号化装置のハー
ドウェア構成を改め、低コストで高品質な復号化を行う
ことができる優れた適応形デルタ変調復号化装置を提供
することを目的とする。

問題点を解決するだめの手段 本発明の適応形デルタ変調復号化装置は、上記目的を達
するため、複数の適応形デルタ変調符号系列の各々を所
定のサンプリング周期で所定のタイミングでラッチする
複数のラッチ回路と、各ラッチ回路の出力である各ラッ
チデータの符号値系列に応じてデルタ幅の振幅の適応を
はかる複数の適応化制御回路と、各適応化制御回路の出
力信号に応じてデルタ幅の振幅の演算を行う複数のデル
タ幅演算回路と）各ラッチ回路の出力信号を入力として
これを切り換えて出力する第１の切り換え回路と、各デ
ルタ幅演算回路の出力信号を入力としこれを切り換えて
出力する第２の切り換え回路と、第１．第２の切り換え
回路の出力を入力とし適応形デルタ変調符号の極性情報
および振幅情報を電圧方向と時間軸方向に対して変調す
るパルス変調回路と、パルス変調回路の出刃パルスを積
分して復号化出力を出力する積分器と、第１．第２の切
り換え回路の出力を切り換える制御信号を出力して複数
の適応形デルタ変調符号系列を加算したアナログ復号出
力の加算比を制御する加算比制御回路とを有した構成と
なっている。

作用 この構成によって、適応形デルタ変調符号のもつデルタ
幅の極性および振幅の絶対値の情報を、電圧方向と時間
軸方向に対して変調したパルスにもたせてこれをアナロ
グの積分器で積分しており、また各符号値系列のデルタ
幅の極性と振幅の絶対値の情報を加算比制御回路の制御
で時間的に切り換えてパルス変調回路に入力することに
より、所定の加算比で各符号値系列を加算したアナログ
の復号化出力を得ることができる。また、この構成によ
ってハードウェアの簡素化がはかれ、また簡単な構成で
はあるが精度の向上をはかることが可能となる。

実施例 以下本発明の第１の実施例について、図面を参照しなが
ら説明する。

第１図は本発明の第１の実施例における適応形デルタ変
調復号化装置の構成を示すものである。

第１図において、第１の入力端子１から入力される適応
形デルタ変調符号のデルタ幅の極性と振幅の絶対値は第
１のラッチ回路２、第１の適応化制御回路３、第１のデ
ルタ幅演算回路４により求められる。まず以下にその一
系列の適応形デルタ変調符号のデルタ幅の極性と振幅の
絶対値を求める際の動作について説明をする。

適応形デルタ変調符号は第１の入力端子１より適応形デ
ルタ変調復号化装置に入力される。第１のラッチ回路２
は入力された適応形デルタ変調符号を適応形デルタ変調
のサンプリング周期毎にラッチし、第１の適応化制御回
路３へ出力する。このラッチ回路２の出力はデルタ幅の
極性を示すものである。第１の適応化制御回路３はラッ
チ回路２でラッチされたデータ出力のビットパターンを
観測することによりデルタ幅の振幅の絶対値の変更を要
求するデルタ幅適応化パルスを出力する。

第１のデルタ幅演算回路４は第１の適応化制御回路３か
ら出力されるデルタ幅適応化パルスによってデルタ幅の
振幅の絶対値の変更を行い、デルタ幅の振幅の絶対値を
決定する。このデルタ幅の符号値系列からの適応方法に
ついては従来よシ様々な方法が提案されており、その原
理については例えば次の文献に記載されている（［音声
のディジタル信号処理」コロナ社；　Ｌ、Ｒ，Ｒａｂｉ
ｎｅｒ　ａｎｄＲ，Ｗ、５ｃｈａｆ’ｅｒ著、鉛末久喜
　訳）。

以上の動作によシ適応形デルタ変調符号−系列分のデル
タ幅の極性と振幅の絶対値が求められる。

第２の入力端子１１、第３の入力端子２１、第°４の入
力端子３１から入力される適応形デルタ変調符号のデル
タ幅の極性と振幅の絶対値は各々１２〜１４．２２〜２
４．３２〜３４で同様に求められる。

以上で、４系列の適応形デルタ変調符号のデルタ幅の極
性と振幅の絶対値が求められた。次に、第１のラッチ回
路２、第２のラッチ回路１２、第３のラッチ回路２２、
第４のラッチ回路３２でラッチされたデルタ幅の極性を
表す各データは第１の切り換え回路４０へ入力され、加
算比制御回路の制御により出力するデータを切り換える
。一方、第１のデルタ幅演算回路４、第２のデルタ幅演
算回路１４、第３のデルタ幅演算回路２４、第４のデル
タ幅演算回路３４で計算されたデルタ幅の振幅を表す各
データは第２の切り換え回路４１へ入力され、加算比制
御回路４２の制御によシ出力するデータを切り換える。

そして、３値パルス変調回路４３は第１の切り換え回路
４ｏによって得たデルタ幅の極性情報を電位方向パラメ
ータとして基準電位に対称な２つの電圧レベルにもたせ
、第２の切９換え回路４１によって得たデルタ幅の振幅
情報を時間軸方向のパラメータとしてパルス幅にもたせ
た３値パルスに変調を行う。積分器４４では３値パルス
変調回路４３で変調された３値パルスを積分してアナロ
グの積分器出力を得ておシ、出力端子４６より出力され
る。

ここで適応形デルタ変調符号のもつデルタの振幅情報と
極性情報を３値パルスへ変換する原理と、これを積分し
た積分器出力の波形について以下に説明する。

第２図は３値パルスと、これを積分した積分器出力の関
係を示した原理図である。３値パルスの出力電圧レベル
はハイレベル、ミドルレベル、ロウレベルの３つのレベ
ルを出力している。ここでミドルレベルは積分器４４０
基準電圧となるものである。ここで、復号化装置に供給
されている電源電圧はグラウンドに対しｖｄｄ、ミドル
レベルの電位はｖｄｄ／２、ハイレベルの電位はｖｄｄ
、ロウレベルの電位はグラウンドのレベルに設定する。

ハイレベルとロウレベルはデルタ幅の極性情報を示して
おシ、パルスを積分することによって変化する積分器４
４の出力電位の変化方向に対応する。

例えば第２図の例においては、積分器出力の電位変化は
、基準電位であるミドルレベルに対してロウレベルは積
分器出力の電位を下げる方向に作用し、ハイレベルは積
分器出力の電位を上げる方向に作用する。一方、デルタ
幅の振幅情報はハイレベル、およびロウレベルを出力す
る時間幅に対応させる。積分器４４は１サンプリング周
期の間、時間的に連続して３値パルスを積分しているが
、３値パルスがミドルレベルを出力しているあいだは積
分器出力の電位変化は積分器自信のリークによる電位変
化のみであり、電位変化はほとんどない。したがって３
値パルスがハイレベルまたはロウレベルの電位を積分器
４４に対して与えているときのみ、積分器出力は定めら
れた方向に電位変化する。よって、１サンプリング周期
におけるノ・イレペルまたはロウレベルを出力する時間
とミドルレベルを出力する時間の比を第１のデルタ幅演
算回路４で制御することにより、デルタ幅の振幅の変化
を与えられ、すなわち１サンプリング周期における積分
器出力の電位変化量を変化させることができる。

次に、４系列の適応形デルタ変調符号の復号化出力を所
定の加算比で加算したアナログ出力を得る原理について
説明する。

まず、４系列の適応形デルタ変調符号を同じ加算比で加
算した復号化出力を得る場合について説明する。第３図
は４系列の適応形デルタ変調符号を同じ比率で加算する
場合の被積分パルスの積分区間を示したタイミング・チ
ャートである。適応形デルタ変調のサンプリング周期を
Ｔｆｓとするとき、１サンプリング周期間の積分回路の
積分区間を第３図に示したように４つの区間に分割して
定義する。第１の積分区間、第２の積分区間、第３の積
分区間、第４の積分区間をそれぞれ８１゜８２．８３．
８４と呼ぶことにする。そして、区間Ｓ１、区間Ｓ２、
区間Ｓ３、区間Ｓ４における３値パルス変調回路４３の
第１の切り換え回路４０と第２の切り換え回路４１から
得る入力データを、加算比制御回路４２の制御で第１表
のように選択する。

（以下余白） 第１表 ここで適応形デルタ変調符号化装置における局部復調出
力との対応を考える。本実施例の適応形デルタ変調復号
化装置の入力符号値を符号化する適応形デルタ変調符号
化装置は昭和６２年１２月１日提出の特許願（１８）に
記したデルタ幅の極性と振幅の情報を電圧方向と時間軸
方向に変調した３値パルスを積分して局部復調出力を得
る装置でちゃ、パルス変調回路は１サンプリング周期に
対して４つの同一３値パルスを出力するものであるとす
る。適応形デルタ変調符号の同一系列において、デルタ
幅の極性情報は符号化と復号化で同一であることはいう
までもない。またデルタ幅の振幅情報も同一であるが、
１サンプリング周期間に３値パルスを積分して変化する
積分器出力の電位変化量は符号化と復号化では異なる値
を取る。すなわち、１サンプリング周期における前記局
部復調出力の積分器出力の電位変化量をａｙとすると、
本実施例の復号化装置の４等分した積分区間（Ｓｌ、Ｓ
２、Ｓａ、Ｓａ）の１区間のみの積分を行った場合にお
ける積分器出力の電位変化量ａｖｓｅｃは、ａＶＢ６６
　＝　ａｖ／４　　（！：なッテイル。そして４等分し
た積分区間の１区間における３値）くルス波形は、符号
化装置での３値パルスと本実施例の３値パルス変調回路
４３から出力される３値パルスとではまったく同一であ
る。

以上のようにＴｆｓにおいて積分区間を４等分し、その
各々の区間Ｓ１、Ｓ２、Ｓａ、Ｓ４に適応形デルタ変調
符号４系列のデルタ幅を同一の積分器４４で積分するこ
とによシ、４系列の復号化出力を同じ比率で加算したア
ナログの復号化出力を得ることができる。なお、第３図
の例では４系列の符号を同じ比率で加算した復号化出力
を得る場合について説明したが、符号化装置と復号化装
置対応がとれていれば４系列以外の場合も同様の処理が
行える。

次に、４系列の適応形デルタ変調符号を同じ加算比でな
い加算しない復号化出力を得る場合について説明する。

第４図はその一例であり、４系列の適応形デルタ変調符
号を同じではない比率で加算する場合の被積分パルスの
積分区間を示したタイミング・チャートである。適応形
デルタ変調のサンプリング周期をＴｆｓとするとき、１
サンプリング周期間の積分回路の積分区間を第４図に示
したように８つの区間に分割して定義する。第１の積分
区間、′ｔｊ２の積分区間、第３の積分区間、第４の積
分区間、第５の積分区間、第６の積分区間、第７の積分
区間、第８の積分区間をそれぞれＳｌ、Ｓ２、Ｓ３、Ｓ
４、Ｓ６、Ｓ６、Ｓ７、Ｓ８と呼ぶことにする。そして
、区間Ｓ１、区間Ｓ２、区間Ｓ３、区間Ｓ４、区間Ｓ５
、区間Ｓ６、区間Ｓ７、区間Ｓ８における３値パルス変
調回路４３の第１の切り換え回路４０と第２の切り換え
回路４１から得る入力データを、加算比制御回路４２の
制御で第２表のように選択する。この第２表の例は第１
の入力端子１、第２の入力端子１１、第３の入力端子２
１、第４の入力端子３１から入力される符号値系列の加
算比を３：２：２：１の比率で加算する場合を示してい
る。

この場合、適応形デルタ変調符号化装置におけるパルス
変調回路は第１表の場合とは異なシ、１サンプリング周
期に対して８つの同一３値パルスを出力するものである
とする。

（以下余白） 第２表 この場合でも適応形デルタ変調符号の同一系列において
、デルタ幅の極性情報は符号化と復号化で同一であるこ
とはいうまでもない。また、デルタ幅の振幅情報も同一
であるが、１サンプリング周期間に３値パルスを積分し
て変化する積分器出力の電位変化量は持号化と復号化で
は異なる値を取る。すなわち、１サンプリング周期にお
ける前記局部復調出力の積分器出力の電位変化量をｄＶ
とすると、本実施例の復号化装置の８等分した積分区間
（Ｓｌ、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、ＳＳ）
の１区間のみの積分を行った場合における積分器出力の
電位変化量ａｖｓｅｃは、ｄＶｓｅｃ　＝　ｄＶ／ｓ　
　となっている。そして８等分した積分区間の１区間に
おける３値ノくルス波形は、符号化装置での３値パルス
と本実施例の３値ノくルス変調回路４３から出力される
３値ノくルスとではまったく同一である◇ 第２表の例では、１サンプリング周期間における被積分
パルスの数は、第１の入力端子１から入力される符号値
系列は３回、第２の入力端子１１から入力される符号値
系列は２回、第３の入力端子２１から入力される符号値
系列は２回、第４の入力端子３１から入力される符号値
系列は１回である。４系列の符号値系列の加算比を変え
るには、積分区間の順番ではなく、回数を変更すること
によシ可能となる。

以上のようにサンプリング周期Ｔｆｓにおいて積分区間
を８等分し、その各々の区間Ｓ１、Ｓ２、Ｓ３、Ｓ４、
Ｓ６、Ｓ６、Ｓ７、Ｓ８に適応形デルタ変調符号４系列
のデルタ幅を加算比制御回路４２で切り換えて、同一の
積分器で積分することにより、４系列の復号化出力を様
々な比率で加算したアナログの復号化出力を得ることが
できる。

以上のように本実施例によれば４系列の適応形デルタ変
調符号のデルタ幅の情報を時間的に切り換えて出力する
第１の切り換え回路４ｏおよび第２の切り換え回路４１
を備え、３値パルス変調回路４３では４系列のデルタ幅
の情報を時間的に切り換えて３値パルスに変調すること
によシ、４系列の復号化出力を所定の加算比で加算した
復号化出力を得ることができる。

なお、第４図の例では４系列の符号を様々な比率で加算
した復号化出力を得る場合について説明したが、符号化
装置と復号化装置対応がとれていれば４系列以外の場合
も同様の処理が行えることは容易に類推されよう。

以下、本発明の第２の実施例について、図面を参照しな
がら説明をする。

第６図は本発明の第２の実施例における適応形デルタ変
調復号化装置の構成を示すものである。

本実施例は、適応形デルタ変調符号２系列を復号化の際
にクロスフェードして切り換えて出力する例である。入
力端子６１よシ入力された符号値系列は、第１のランチ
回路５２と、第１の適応化制御回路５３と、第１のデル
タ幅演算回路６ａＫよってデルタ幅の極性と振幅が求め
られる。この動作は第１の実施例と同様である。また入
力端子６１よシ入力された符号値系列も入力端子６１よ
り入力された符号値系列と同様に、第２のラッチ回路６
２と、第２の適応化制御回路６３と、第２のデルタ幅演
算回路６４によってデルタ幅の極性と振幅が求められる
。符号値系列各々のデルタ幅の極性を表す第１のラッチ
回路６２の出力と第２のラッチ回路６２の出力は、第１
のセレクター７０においてセレクター制御回路７２の制
御信号によって出力を切り換える。符号値系列各々のデ
ルタ幅の振幅を示す第１のデルタ幅演算回路５４の出力
と第２のデルタ幅演算回路６４の出力は、第２のセレク
ター７１においてセレクター制御回路７２の制御信号に
よって出力を切り換える。３値パルス変調回路７３は第
１のセレクター７０の出力と第２のセレクター７１の出
力を入力とし、第１の実施例と同様にデルタ幅の極性と
振幅の情報を電圧方向と時間軸方向に変調した３値パル
スを出力する。積分器７４は３値パルス変調回路７３か
ら出力されたパルスを積分して、アナログの復号化出力
を出力端子７６より出力する。出力選択回路７５は２系
列の適応形デルタ変調符号の復号化出力を選択し、切り
換える指令をセレクター制御回路７２に対して出力する
。セレクター制御回路ア２は、適応形デルタ変調符号２
系列を復号化の際にクロスフェードして切り換えた復号
化出力を得るために、第１のセレクター７０と第２のセ
レクター７１の出力信号を切り換える制御信号を出力す
る。

ここで適応形デルタ変調符号２系列を復号化の際にクロ
スフェードして切り換える方法について説明をする。い
ま入力端子５１および入力端子６１よシ入力された適応
形デルタ変調符号の系列をそれぞれ第１の符号値系列、
第２の符号値系列と呼び、出力選択回路７６は復号化出
力を第１の符号値系列から第２の符号値系列に切り換え
を行う場合について説明をする。積分器７４の積分区間
については第１の実施例で説明した第４図のように、１
サンプリング周期Ｔｆｓにおいて同じ時間幅の８つの積
分区間Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ６、Ｓ６、Ｓ７、Ｓ
８に分割して考える。そして第１のセレクター７０およ
び第２のセレクター７１はセレクター制御回路７２より
与えられる１Ｂｉｔのセレクター制御信号で出力を切り
換える。

すなわち、第１のセレクター７０および第２のセレクタ
ー７２は、セレクター制御信号がＨを出力しているとき
は第１の符号値系列のデルタ幅の極性と振幅の情報を３
値パルス変調回路７３に出力し、セレクター制御信号が
Ｌを出力しているときは第２の符号値系列のデルタ幅の
極性と振幅の情報を３値パルス変調回路７３に出力する
。

第６図は、１サンプリング周期におけるセレクター制御
信号のとりうる９つの状態を示したタイミング・チャー
トである。第６図の（ＳＯ）のセレクター制御信号が第
１のセレクター７０．第２のセレクター７１に与えられ
たとき、３値パルス変調回路７３は第１の符号値系列の
デルタ幅の情報のみを３値パルスに変調し、積分器７４
は積分区間Ｓ１〜Ｓ８の全ての区間において第１の符号
値系列のデルタ幅の情報をもった３値パルスを積分する
。

次に、第６図の（Ｓｌ）のセレクター制御信号が与えら
れた場合は、３値パルス変調回路７３は８１〜Ｓ７の区
間は第１の符号値系列のデルタ幅の情報を３値パルスに
変調し、Ｓ８の区間は第２の符号値系列のデルタ幅の情
報を３値パルスに変調する。そして積分器７４は積分区
間８１〜Ｓ７の区間において第１の符号値系列のデルタ
幅の情報をもった３値パルスを積分し、積分区間Ｓ８に
おいては第１の符号値系列のデルタ幅の情報をもった３
値パルスを積分うろことになる。（Ｓｌ）〜（Ｓ８）に
おいても同様に１サンプリング周期内で３値パルスに変
調されるデルタ幅の系列を切り換える。

セレクター制御回路７２は、これら９つの制御信号の状
態を切９換えることによって、復号化出力の第１の符号
値系列と第２の符号値系列との加算比を変化させるもの
である。セレクター制御回路７２は出力選択回路７６の
選択信号によって復号化出力に出力される符号値系列の
切り換えを行う。いま出力選択回路７６によって、時刻
１　：　１゜において出力される符号値系列を切り換え
る要求がだされたとする。この要求によシ、第１の符号
値系列はフェードアウトし、第２の符号値系列はフェー
ドインしていく。セレクター制御回路７２の出力するセ
レクター制御信号が第３表のようにある周期で出力状態
を変える場合、復号化出力における第１の符号値系列と
第２の符号値系列の加算比はセレクター制御信号の出力
状態にともなって周期的に変化する。

この場合、出力端子７６から出力される復号化出力は、
第７図に示すように、結果として第１の符号値系列の復
号化出力をフェードアウトしたものと、第２の符号値系
列の復号化出力をフェードインしたものを加算した復号
化出力となる。

また復号化出力に出力する符号化系列の切り換えは、以
上に述べた逆の場合でも可能である。

（以下余白） 第３表 以上のように本実施例によれば、２系列の適応形デルタ
変調符号のデルタ幅の情報を時間的に切り換えて出力す
る第１のセレクター７０および第２のセレクター７１を
備え、３値パルス変調回路７３では２系列のデルタ幅の
情報を時間的に切り換えて３値パルスに変調することに
より、２系列の適応形デルタ変調符号の復号化出力をク
ロスフェードして切り換える復号化出力を得ることがで
きる。

発明の効果 本発明は複数の適応形デルタ変調符号のデルタ幅の極性
と振幅情報を、加算比制御回路の制御によって第１．第
２の切り換え回路で切り換えてパルス変調回路に入力し
、デルタ幅の極性と振幅情報を変調したパルスを積分器
でアナログ積分することにより復号化出力を得ることが
でき、さらに、加算比制御回路は１サンプリング周期間
の複数の積分区間に複数の′符号値系列のデルタ幅の情
報をもつパルスを複数回発生させ、複数の符号値系列を
所定の加算比で加算した復号化出力を得ることができる
構成をしておシ優れた適応形デルタ変調復号化装置を簡
単なハードウェアで低コストに実現できるものである。

【図面の簡単な説明】

第１図は本発明の第１の実施例における適応形デルタ変
調復号化装置の構成を示すブロック図、第２図は３値パ
ルスと、これを積分した積分器出力の関係を示した原理
図、第３図は４系列の適応形デルタ変調符号を同じ比率
で加算する場合の被積分パルスの積分区間を示したタイ
ミングチャート、第４図は４系列の適応形デルタ変調符
号を同じではない比率で加算する場合の被積分パルスの
積分区間を示したタイミングチャート、第５図は本発明
の第２の実施例における適応形デルタ変調復号化装置の
ブロック図、第６図は１サンプリング周期におけるセレ
クター制御信号のとシうる９つの状態を示したタイミン
グチャート、第７図はクロスフェード波形を示す波形図
、第８図は従来の適応形デルタ変調復号化装置のブロッ
ク図である。 １・・・・・・第１の入力端子、２・・・・・第１のラ
ッチ回路、３・・・・・・第１の適応化制御回路、４・
・・・・・第１のデルタ幅演算回路、１１・・・・・・
第２の入力端子、１２・・・・・・第２のラッチ回路、
１３・・・・・・第２の適応化制御回路、１４・・・・
・・第２のデルタ幅演算回路、２１・・・・・第３の入
力端子、２２・・・・・・第３のラッチ回路、２３・・
・・・第３の適応化制御回路、２４・・・・第３のデル
タ幅演算回路、３１・・・・・・第４の入力端子、３２
・・・・・・第４のラッチ回路、３３・°・・・第４の
適応化制御回路、３４・・・・・・第４のデルタ幅演算
回路、４ｏ・・・・・第１の切り換え回路、４１−・・
・・第２の切り換え回路、４２・・・・・加算比制御回
路、４３・・・・３値パルス変調回路、４４・・・・・
・積分器、４６・・・・・出力端子、６１・・・・・・
第１の入力端子、６２・・・・・・第１のラッチ回路、
５３・・・・・第１の適応化制御回路、５４−・・・・
・第１のデルタ幅演算回路、６１・・・・・第２の入力
端子、６２・・・・・第２のラッチ回路、６３・・・・
・・第２の適応化制御回路、６４・・・・・・第２のデ
ルタ幅演算回路、７０・・・・・・第１のセレクター、
７１・・・・・・第２のセレクター、７２・・・・・・
セレクター制御回路、７３・・・・・３値パルス変調回
路、７４・・・・・積分器、７６・・・・・出力選択回
路、７６・・・・・・出力端子。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第６
図

Claims (2)

【特許請求の範囲】
1. （１）複数の適応形デルタ変調符号系列の各々を所定の
   サンプリング周期で所定のタイミングでラッチする複数
   のラッチ回路と、前記各ラッチ回路の出力である各ラッ
   チデータの符号値系列に応してデルタ幅の振幅の適応を
   はかる複数の適応化制御回路と、前記各適応化制御回路
   の出力信号に応じてデルタ幅の振幅の演算を行う複数の
   デルタ幅演算回路と、前記各ラッチ回路の出力信号を入
   力としてこれを切り換えて出力する第１の切り換え回路
   と、前記各デルタ幅演算回路の出力信号を入力としこれ
   を切り換えて出力する第２の切り換え回路と、前記第１
   、第２の切り換え回路の出力を入力とし適応形デルタ変
   調符号の極性情報および振幅情報を電圧方向と時間軸方
   向に対して変調するパルス変調回路と、前記パルス変調
   回路の出力パルスを積分して復号化出力を出力する積分
   器と、前記第１、第２の切り換え回路の出力を切り換え
   る制御信号を出力して複数の適応形デルタ変調符号系列
   を加算したアナログ復号出力の加算比を制御する加算比
   制御回路とを備えたことを特徴とする適応形デルタ変調
   復号化装置。
2. （２）パルス変調回路は、第１の切り換え回路の出力に
   よって得た適応形デルタ変調符号の極性情報を電位方向
   パラメータとして基準電位に対称な２つの電圧レベルに
   もたせ、第２の切り換え回路の出力によって得た適応形
   デルタ変調符号の振幅情報を時間軸方向パラメータとし
   てパルス幅にもたせた３値パルスに変調し、サンプリン
   グ周期の１周期間に対して複数個の３値パルスを発生す
   る３値パルス変調回路であることを特徴とする特許請求
   の範囲第１項記載の適応形デルタ変調復号化装置。