JP2798648B2 - 最尤復号器 - Google Patents
最尤復号器Info
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- JP2798648B2 JP2798648B2 JP12860996A JP12860996A JP2798648B2 JP 2798648 B2 JP2798648 B2 JP 2798648B2 JP 12860996 A JP12860996 A JP 12860996A JP 12860996 A JP12860996 A JP 12860996A JP 2798648 B2 JP2798648 B2 JP 2798648B2
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル情報通信
で用いられる誤り訂正符号の復号化装置の一つである、
最尤復号器に係り、特に消費電力を低減（節約）するこ
とができる最尤復号器に関する。
で用いられる誤り訂正符号の復号化装置の一つである、
最尤復号器に係り、特に消費電力を低減（節約）するこ
とができる最尤復号器に関する。
【０００２】
【従来の技術】誤り訂正符号化の一つである畳み込み符
号化は、確率的に送信された原文を推定する、最尤復号
化を比較的容易に行うことができるという特徴を有して
いる。また、最尤復号化の中でも、ビタビ復号化は、誤
り訂正能力が非常に優れていることから、衛星通信や宇
宙通信で実用されている。
号化は、確率的に送信された原文を推定する、最尤復号
化を比較的容易に行うことができるという特徴を有して
いる。また、最尤復号化の中でも、ビタビ復号化は、誤
り訂正能力が非常に優れていることから、衛星通信や宇
宙通信で実用されている。
【０００３】そこで、まずビタビ復号化の方法について
説明する。畳み込み符号の符号化器の動作は、図９に示
すような状態遷移図をもって表すことができる。図９
は、畳み込み符号化の状態遷移図である。図９では、各
状態からビット毎に実線又は破線を通って、同一若しく
は異なる状態に遷移する様子を表している。
説明する。畳み込み符号の符号化器の動作は、図９に示
すような状態遷移図をもって表すことができる。図９
は、畳み込み符号化の状態遷移図である。図９では、各
状態からビット毎に実線又は破線を通って、同一若しく
は異なる状態に遷移する様子を表している。
【０００４】具体的には、ビットが「０」であるとき
に、実線を通るように、また、ビットが「１」であると
きに、破線を通るように指定されているとすると、実線
符号化器が状態Ｓ０にあるときに、次のビットが「１」
であると、破線を介して状態Ｓ２に移行するようになっ
ている。その際、図９の括弧内に示されている符号「１
１」が出力される。以下の説明において、この括弧内に
示されている符号をシンボルメトリックと称する。
に、実線を通るように、また、ビットが「１」であると
きに、破線を通るように指定されているとすると、実線
符号化器が状態Ｓ０にあるときに、次のビットが「１」
であると、破線を介して状態Ｓ２に移行するようになっ
ている。その際、図９の括弧内に示されている符号「１
１」が出力される。以下の説明において、この括弧内に
示されている符号をシンボルメトリックと称する。
【０００５】この状態遷移図は、通常、図１０に示すよ
うなトレリス線図を用いて説明されるのが普通である。
図１０は、畳み込み符号化の状態遷移を表すトレリス線
図である。図１０を用いて具体的に、「０１１０１１０
０」を符号化する場合を例にとって説明する。まず、状
態Ｓ０から始めることとすると、最初のビットが「０」
であるので、実線を通って「００」が出力され、状態は
Ｓ０にとどまる。
うなトレリス線図を用いて説明されるのが普通である。
図１０は、畳み込み符号化の状態遷移を表すトレリス線
図である。図１０を用いて具体的に、「０１１０１１０
０」を符号化する場合を例にとって説明する。まず、状
態Ｓ０から始めることとすると、最初のビットが「０」
であるので、実線を通って「００」が出力され、状態は
Ｓ０にとどまる。
【０００６】そして、次のビットが「１」であるので、
状態Ｓ０から破線を通り、「１１」が出力され、状態は
Ｓ２となる。以下同様にして、Ｓ３→Ｓ１→Ｓ２→Ｓ３
→Ｓ１→Ｓ０と移行し、結果として、符号「００１１１
０１０００１０１０１１」が出力されることとなる。
状態Ｓ０から破線を通り、「１１」が出力され、状態は
Ｓ２となる。以下同様にして、Ｓ３→Ｓ１→Ｓ２→Ｓ３
→Ｓ１→Ｓ０と移行し、結果として、符号「００１１１
０１０００１０１０１１」が出力されることとなる。
【０００７】次に、復号化の方法について、図１１を参
照しながら説明する。図１１は、ビタビ復号化を説明す
るトレリス線図である。図１１は図１０と同一のトレリ
ス線図であるが、図１０では符号化されたビットを記し
てあり、図１１では該符号と受信符号とのハミング距離
が記されているところが異なっている。
照しながら説明する。図１１は、ビタビ復号化を説明す
るトレリス線図である。図１１は図１０と同一のトレリ
ス線図であるが、図１０では符号化されたビットを記し
てあり、図１１では該符号と受信符号とのハミング距離
が記されているところが異なっている。
【０００８】原文「０１１０１１００」に対応する符号
「００１１１０１０００１０１０１１」が送信されたと
ころ、受信された符号が「１０１１１１１０００００１
０１１」であったとすると、状態Ｓ０から、実線を通り
状態Ｓ０に留まる経路（パス）が「００」であるので、
そのハミング距離が、受信された符号の最初の２ビット
「１０」と比して「１」となる。また、状態Ｓ０から、
破線を通り状態Ｓ２に至る経路が「１１」であるので、
ハミング距離は同様に「１」となる。
「００１１１０１０００１０１０１１」が送信されたと
ころ、受信された符号が「１０１１１１１０００００１
０１１」であったとすると、状態Ｓ０から、実線を通り
状態Ｓ０に留まる経路（パス）が「００」であるので、
そのハミング距離が、受信された符号の最初の２ビット
「１０」と比して「１」となる。また、状態Ｓ０から、
破線を通り状態Ｓ２に至る経路が「１１」であるので、
ハミング距離は同様に「１」となる。
【０００９】そこで、格子点Ａの値と格子点Ｂの値と
を、それぞれ、そのハミング距離の最小値である、
「１」とする。次に、受信された次の２ビットである、
「１１」について、「１１」、「１０」、「０１」、
「００」の各経路とのハミング距離は、それぞれ
「０」、「１」、「１」、「２」であることに注意する
と、格子点Ｃでは、格子点Ａからの実線が「００」に対
応するものであるので、格子点Ａの「１」に「００」に
対するハミング距離「２」を加えて、格子点Ｃの値は、
「３」となる。
を、それぞれ、そのハミング距離の最小値である、
「１」とする。次に、受信された次の２ビットである、
「１１」について、「１１」、「１０」、「０１」、
「００」の各経路とのハミング距離は、それぞれ
「０」、「１」、「１」、「２」であることに注意する
と、格子点Ｃでは、格子点Ａからの実線が「００」に対
応するものであるので、格子点Ａの「１」に「００」に
対するハミング距離「２」を加えて、格子点Ｃの値は、
「３」となる。
【００１０】また、格子点Ｅの値は「１」となる。同様
にして、格子点Ｄと格子点Ｆの値は「２」となる。ここ
で、格子点Ｈについて考えてみると、格子点Ｈでは、格
子点Ｅから実線を通ってくる経路と、格子点Ｆから実線
を通ってくる経路とがあって、それぞれから求められる
値は、「２」と「３」となる。ビタビ復号化ではこのよ
うな場合、小さい方の値をもって、その格子点の値とす
ることとしている。従って、格子点Ｈの値は「２」とな
る。
にして、格子点Ｄと格子点Ｆの値は「２」となる。ここ
で、格子点Ｈについて考えてみると、格子点Ｈでは、格
子点Ｅから実線を通ってくる経路と、格子点Ｆから実線
を通ってくる経路とがあって、それぞれから求められる
値は、「２」と「３」となる。ビタビ復号化ではこのよ
うな場合、小さい方の値をもって、その格子点の値とす
ることとしている。従って、格子点Ｈの値は「２」とな
る。
【００１１】以下同様に、各格子点の値が求められ、図
１１のようになる。そして、図１１のようなトレリス線
図から、最終格子点Ｙでの値を最小にするような経路
（以下、生き残り経路と称する）を選択する（図１１中
では太線で示されている）。そして、各線に対応する値
（実線が「０」、破線が「１」）を復号結果とすると、
送信された符号が再現され、従って、原文たる「０１１
０１１００」が再現されることとなる。
１１のようになる。そして、図１１のようなトレリス線
図から、最終格子点Ｙでの値を最小にするような経路
（以下、生き残り経路と称する）を選択する（図１１中
では太線で示されている）。そして、各線に対応する値
（実線が「０」、破線が「１」）を復号結果とすると、
送信された符号が再現され、従って、原文たる「０１１
０１１００」が再現されることとなる。
【００１２】さらに詳しいビタビ復号化に関する解説に
ついては、汐崎陽著、「情報・符号理論の基礎」、オー
ム社、平成３年４月発行のｐｐ８２〜８６、又は、Vite
rbiA.J., Convolutional codes and their performance
in communication systems, IEEE Trans. Commun. Tec
hnol., COM-19,751-772(1971)に記載されている。
ついては、汐崎陽著、「情報・符号理論の基礎」、オー
ム社、平成３年４月発行のｐｐ８２〜８６、又は、Vite
rbiA.J., Convolutional codes and their performance
in communication systems, IEEE Trans. Commun. Tec
hnol., COM-19,751-772(1971)に記載されている。
【００１３】ここで、従来の最尤復号器について説明す
る。従来の最尤復号器は、上記格子点での値を算出し、
メモリに格納し、格子点の値を算出し終えると、生き残
り経路を検出し、原文を再生するＤＳＰと、各格子点の
値を格納しているメモリとから構成されており、上記動
作をＤＳＰのプログラムが実現している。
る。従来の最尤復号器は、上記格子点での値を算出し、
メモリに格納し、格子点の値を算出し終えると、生き残
り経路を検出し、原文を再生するＤＳＰと、各格子点の
値を格納しているメモリとから構成されており、上記動
作をＤＳＰのプログラムが実現している。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の最尤復号器では、ＤＳＰを用いているため、状態数
を増加させると処理量が増大し、それに応じて高速化を
図ると消費電力が大きくなるという問題点があった。
来の最尤復号器では、ＤＳＰを用いているため、状態数
を増加させると処理量が増大し、それに応じて高速化を
図ると消費電力が大きくなるという問題点があった。
【００１５】本発明は上記実情に鑑みて為されたもの
で、消費電力を低減できる最尤復号器を提供することを
目的とする。
で、消費電力を低減できる最尤復号器を提供することを
目的とする。
【００１６】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、最尤復号器におい
て、入力データを２ビット単位で電圧値に変換し、前記
２ビット単位の電圧値を順次振り分けて並列的に出力す
るアナログ直並列変換回路と、ビタビ復号化におけるト
レリス線図の格子点に各々配置され、前記アナログ直並
列変換回路からの入力を受けて、予め設定されたシンボ
ルメトリックと前記アナログ直並列変換回路からの値の
差の絶対値をハミング距離としてパスメトリックを算出
して前段から入力されるパスメトリックと前記算出した
パスメトリックの和を後段に出力する複数のパスメトリ
ック算出器とを有することを特徴としており、アナログ
回路を用いて処理を行うことで消費電力を低減できる。
決するための請求項１記載の発明は、最尤復号器におい
て、入力データを２ビット単位で電圧値に変換し、前記
２ビット単位の電圧値を順次振り分けて並列的に出力す
るアナログ直並列変換回路と、ビタビ復号化におけるト
レリス線図の格子点に各々配置され、前記アナログ直並
列変換回路からの入力を受けて、予め設定されたシンボ
ルメトリックと前記アナログ直並列変換回路からの値の
差の絶対値をハミング距離としてパスメトリックを算出
して前段から入力されるパスメトリックと前記算出した
パスメトリックの和を後段に出力する複数のパスメトリ
ック算出器とを有することを特徴としており、アナログ
回路を用いて処理を行うことで消費電力を低減できる。
【００１７】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載の最尤復号器におい
て、パスメトリック算出器は、予め設定されたシンボル
メトリックに対応する電圧を出力する制御部と、前記制
御部から出力される電圧とアナログ直並列変換回路から
出力される電圧との差を算出する減算器と、前記減算器
で算出された電圧値の絶対値をハミング距離として算出
する準ユークリッド距離算出器と、前段から入力される
パスメトリックに対応する電圧とハミング距離に対応す
る電圧とを加算する加算器と、前記加算器から入力され
た電圧を保持するサンプルホールド回路とを具備するパ
スメトリック算出器であることを特徴としており、アナ
ログ回路を用いて処理を行うことで消費電力を低減でき
る。
項２記載の発明は、請求項１記載の最尤復号器におい
て、パスメトリック算出器は、予め設定されたシンボル
メトリックに対応する電圧を出力する制御部と、前記制
御部から出力される電圧とアナログ直並列変換回路から
出力される電圧との差を算出する減算器と、前記減算器
で算出された電圧値の絶対値をハミング距離として算出
する準ユークリッド距離算出器と、前段から入力される
パスメトリックに対応する電圧とハミング距離に対応す
る電圧とを加算する加算器と、前記加算器から入力され
た電圧を保持するサンプルホールド回路とを具備するパ
スメトリック算出器であることを特徴としており、アナ
ログ回路を用いて処理を行うことで消費電力を低減でき
る。
【００１８】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項１又は請求項２記載の最尤復
号器において、アナログ直並列変換回路におけるアナロ
グ電圧値の順次振り分けて並列的に出力する動作をアナ
ログレジスタ又はアナログデマルチプレクサにより実現
したことを特徴としており、アナログ回路を用いて処理
を行うことで消費電力を低減できる。
項３記載の発明は、請求項１又は請求項２記載の最尤復
号器において、アナログ直並列変換回路におけるアナロ
グ電圧値の順次振り分けて並列的に出力する動作をアナ
ログレジスタ又はアナログデマルチプレクサにより実現
したことを特徴としており、アナログ回路を用いて処理
を行うことで消費電力を低減できる。
【００１９】上記従来例の問題点を解決するための請求
項４記載の発明は、請求項１又は請求項２記載の最尤復
号器において、パスメトリック演算器における前段のも
のは、１のアナログ直並列回路からの入力を受けてパス
メトリックを算出し、入力される１のパスメトリックと
前記算出したパスメトリックとの和を後段に出力するも
のであり、前記後段のものは、１のアナログ直並列回路
からの入力を受けてパスメトリックを算出し、入力され
る２のパスメトリックのうち小さい値を選択し、前記選
択したパスメトリックと前記算出したパスメトリックと
の和を出力するものであることを特徴としており、アナ
ログ回路を用いて処理を行うことで消費電力を低減でき
る。
項４記載の発明は、請求項１又は請求項２記載の最尤復
号器において、パスメトリック演算器における前段のも
のは、１のアナログ直並列回路からの入力を受けてパス
メトリックを算出し、入力される１のパスメトリックと
前記算出したパスメトリックとの和を後段に出力するも
のであり、前記後段のものは、１のアナログ直並列回路
からの入力を受けてパスメトリックを算出し、入力され
る２のパスメトリックのうち小さい値を選択し、前記選
択したパスメトリックと前記算出したパスメトリックと
の和を出力するものであることを特徴としており、アナ
ログ回路を用いて処理を行うことで消費電力を低減でき
る。
【００２０】
【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。本発明に係る最尤復号器（本器）
は、アナログ回路を用いて処理を一括して行うように
し、また、アナログ回路としてコンデンサを用いること
によって、消費電力を低減するものである。
しながら説明する。本発明に係る最尤復号器（本器）
は、アナログ回路を用いて処理を一括して行うように
し、また、アナログ回路としてコンデンサを用いること
によって、消費電力を低減するものである。
【００２１】本発明の実施の形態に係る最尤復号器（本
器）を図１を使って説明する。図１は、本発明に係る最
尤復号器の構成ブロック図である。本器は、図１に示す
ように、アナログ直並列変換回路１と、複数のパスメト
リック算出器２，２′とから構成されている。
器）を図１を使って説明する。図１は、本発明に係る最
尤復号器の構成ブロック図である。本器は、図１に示す
ように、アナログ直並列変換回路１と、複数のパスメト
リック算出器２，２′とから構成されている。
【００２２】以下、本器の各部を説明する。アナログ直
並列変換回路１は、入力された受信データ（デジタルデ
ータ）を２ビットを単位としてアナログの電圧の大きさ
に変換して、パスメトリック算出器２，２′に出力する
ものである。
並列変換回路１は、入力された受信データ（デジタルデ
ータ）を２ビットを単位としてアナログの電圧の大きさ
に変換して、パスメトリック算出器２，２′に出力する
ものである。
【００２３】具体的には、例えば、互いに異なる電圧Ｖ
０，Ｖ１，Ｖ２，Ｖ３が予め設定されており、アナログ
直並列変換回路１は、「００」のときＶ０に、「０１」
のときＶ１に、「１１」のときＶ２に、「１０」のとき
Ｖ３に変換して出力する。
０，Ｖ１，Ｖ２，Ｖ３が予め設定されており、アナログ
直並列変換回路１は、「００」のときＶ０に、「０１」
のときＶ１に、「１１」のときＶ２に、「１０」のとき
Ｖ３に変換して出力する。
【００２４】尚、Ｖ０とＶ１、Ｖ１とＶ２、Ｖ２とＶ３
とは、それぞれ等間隔の電圧となっているとする。すな
わち、間隔をΔＶとすると、Ｖ１＝Ｖ０＋ΔＶ、Ｖ２＝
Ｖ１＋ΔＶ、Ｖ３＝Ｖ２＋ΔＶとなっているものであ
る。
とは、それぞれ等間隔の電圧となっているとする。すな
わち、間隔をΔＶとすると、Ｖ１＝Ｖ０＋ΔＶ、Ｖ２＝
Ｖ１＋ΔＶ、Ｖ３＝Ｖ２＋ΔＶとなっているものであ
る。
【００２５】アナログ直並列変換回路１は、また、入力
されたビット列の最初の２ビットから作られる電圧をパ
スメトリック算出器２ａに出力し、次の２ビットをパス
メトリック算出器２ｂ及び２ｃに出力するというよう
に、順次振り分けて出力するものである。この出力動作
については、アナログシフトレジスタ又はアナログデマ
ルチプレクサによって実現できるものである。
されたビット列の最初の２ビットから作られる電圧をパ
スメトリック算出器２ａに出力し、次の２ビットをパス
メトリック算出器２ｂ及び２ｃに出力するというよう
に、順次振り分けて出力するものである。この出力動作
については、アナログシフトレジスタ又はアナログデマ
ルチプレクサによって実現できるものである。
【００２６】パスメトリック算出器２は、図１１に示す
ビタビ復号化におけるトレリス線図の格子点に配置さ
れ、１つのアナログ直並列変換回路１からの入力とを受
けて、その入力と予め設定されているシンボルメトリッ
クとからパスメトリックを算出し、前段から入力される
１のパスメトリックと算出されたパスメトリックの和を
後段のパスメトリック算出器２，２′に出力するもので
ある。
ビタビ復号化におけるトレリス線図の格子点に配置さ
れ、１つのアナログ直並列変換回路１からの入力とを受
けて、その入力と予め設定されているシンボルメトリッ
クとからパスメトリックを算出し、前段から入力される
１のパスメトリックと算出されたパスメトリックの和を
後段のパスメトリック算出器２，２′に出力するもので
ある。
【００２７】パスメトリック算出器２′は、パスメトリ
ック算出器２と同様に、図１１に示すビタビ復号化にお
けるトレリス線図の格子点に配置され、２つのパスメト
リックと、１つのアナログ直並列変換回路１からの入力
とを受けて、その入力と予め設定されているシンボルメ
トリックとからパスメトリックを算出し、前段から入力
される２つのパスメトリックのうち、小さい値となる方
を選択して格納し、その選択したパスメトリックと算出
されたパスメトリックの和を後段のパスメトリック算出
器２′に出力するものである。
ック算出器２と同様に、図１１に示すビタビ復号化にお
けるトレリス線図の格子点に配置され、２つのパスメト
リックと、１つのアナログ直並列変換回路１からの入力
とを受けて、その入力と予め設定されているシンボルメ
トリックとからパスメトリックを算出し、前段から入力
される２つのパスメトリックのうち、小さい値となる方
を選択して格納し、その選択したパスメトリックと算出
されたパスメトリックの和を後段のパスメトリック算出
器２′に出力するものである。
【００２８】すなわちパスメトリック算出器２，２′
は、従来技術の説明で用いられた図１１に示される各格
子点での数値を格納しているようになる。
は、従来技術の説明で用いられた図１１に示される各格
子点での数値を格納しているようになる。
【００２９】次に、本器の動作を具体的に説明すると、
アナログ直並列変換回路１が受信したビット列の入力を
受けて、それを２ビット毎に区切り、それぞれをアナロ
グの電圧に変換して出力する。すると、パスメトリック
算出器２，２′が該格子点に対応するパスメトリックの
値のうち最小のものを格納する。
アナログ直並列変換回路１が受信したビット列の入力を
受けて、それを２ビット毎に区切り、それぞれをアナロ
グの電圧に変換して出力する。すると、パスメトリック
算出器２，２′が該格子点に対応するパスメトリックの
値のうち最小のものを格納する。
【００３０】そこで、従来と同様に、これらパスメトリ
ック算出器２，２′が格納している値を走査して、生き
残り経路を検出し、原文を再生する。
ック算出器２，２′が格納している値を走査して、生き
残り経路を検出し、原文を再生する。
【００３１】次に、アナログ直並列変換回路１と、パス
メトリック算出器２の具体的な回路構成について図２〜
図５を用いて説明する。図２は、アナログシフトレジス
タの回路の一例の回路図であり、図３は、アナログデマ
ルチプレクサの回路の一例の回路図であり、図４は、パ
スメトリック算出器２の回路の一例の回路図であり、図
５は、パスメトリック算出器２′の回路の一例の回路図
である。
メトリック算出器２の具体的な回路構成について図２〜
図５を用いて説明する。図２は、アナログシフトレジス
タの回路の一例の回路図であり、図３は、アナログデマ
ルチプレクサの回路の一例の回路図であり、図４は、パ
スメトリック算出器２の回路の一例の回路図であり、図
５は、パスメトリック算出器２′の回路の一例の回路図
である。
【００３２】まず、アナログ直並列変換回路１をアナロ
グシフトレジスタで構成した場合について説明すると、
図２に示すアナログシフトレジスタは、バッファ１１
と、複数のサンプルホールド回路１２とから構成されて
いる。サンプルホールド回路１２の数は、復号化する１
ブロックあたりのビット数に等しくなっている。
グシフトレジスタで構成した場合について説明すると、
図２に示すアナログシフトレジスタは、バッファ１１
と、複数のサンプルホールド回路１２とから構成されて
いる。サンプルホールド回路１２の数は、復号化する１
ブロックあたりのビット数に等しくなっている。
【００３３】各部を説明すると、バッファ１１は、Ｖｉ
ｎから入力される電圧Ｖ０〜Ｖ３を一時的に留保するも
ので、具体的には、図６（ａ）又は（ｂ）に示すような
回路であり、これらの動作は既に広く知られたものであ
る。図６は、バッファの回路の例を示す回路図である。
ｎから入力される電圧Ｖ０〜Ｖ３を一時的に留保するも
ので、具体的には、図６（ａ）又は（ｂ）に示すような
回路であり、これらの動作は既に広く知られたものであ
る。図６は、バッファの回路の例を示す回路図である。
【００３４】そして、サンプルホールド回路１２は、ク
ロックのパルスの入力を受けて、該パルスがＨ（ハイ）
になり、Ｌ（ロー）になって１周期進行するにつれて、
前段のバッファ１１又はサンプルホールド回路１２から
入力を受けて、後段のバッファ１１又はサンプルホール
ド回路１２に出力するものである。
ロックのパルスの入力を受けて、該パルスがＨ（ハイ）
になり、Ｌ（ロー）になって１周期進行するにつれて、
前段のバッファ１１又はサンプルホールド回路１２から
入力を受けて、後段のバッファ１１又はサンプルホール
ド回路１２に出力するものである。
【００３５】具体的には、サンプルホールド回路１２
は、図７に示すように、３つのバッファと、２つのコン
デンサと、入力されるクロックパルスがＨのとき開放と
なり、Ｌのとき閉じる第１のスイッチと、Ｌのとき開放
となり、Ｈのとき閉じる第２のスイッチとから構成され
る回路によって実現できるものである。図７は、サンプ
ルホールド回路１２の一例を表す回路図である。
は、図７に示すように、３つのバッファと、２つのコン
デンサと、入力されるクロックパルスがＨのとき開放と
なり、Ｌのとき閉じる第１のスイッチと、Ｌのとき開放
となり、Ｈのとき閉じる第２のスイッチとから構成され
る回路によって実現できるものである。図７は、サンプ
ルホールド回路１２の一例を表す回路図である。
【００３６】また、アナログ直並列回路１は、図３に示
すアナログデマルチプレクサによって構成しても構わな
い。図３に示すアナログデマルチプレクサは、バッファ
１１と、コンデンサと、スイッチ１３とから構成されて
いる。
すアナログデマルチプレクサによって構成しても構わな
い。図３に示すアナログデマルチプレクサは、バッファ
１１と、コンデンサと、スイッチ１３とから構成されて
いる。
【００３７】以下各部を説明すると、バッファ１１は前
述のアナログシフトレジスタに用いられていたものと同
じものである。そして、スイッチ１３は、クロックのパ
ルスが入力されるごとに順次接点が切替わっていくもの
である。具体的には、接点Ａにスイッチが接していると
きに、パルスが１周期進行すると、接点がＢに切替わる
ようになっているものである。
述のアナログシフトレジスタに用いられていたものと同
じものである。そして、スイッチ１３は、クロックのパ
ルスが入力されるごとに順次接点が切替わっていくもの
である。具体的には、接点Ａにスイッチが接していると
きに、パルスが１周期進行すると、接点がＢに切替わる
ようになっているものである。
【００３８】尚、アナログ直並列回路１をアナログシフ
トレジスタとアナログデマルチプレクサのどちらで実現
した場合であっても、クロックのパルスは、入力される
受信データのビット列２ビットあたりに１周期進行する
ようになっている。そして、どちらの場合にも、ＴＰ１
から最初の２ビットに対応する電圧Ｖ０〜Ｖ３が出力さ
れ、以下順に対応する電圧が出力され、ＴＰｎから最後
の２ビットに対応する電圧が出力されるようになってい
る。
トレジスタとアナログデマルチプレクサのどちらで実現
した場合であっても、クロックのパルスは、入力される
受信データのビット列２ビットあたりに１周期進行する
ようになっている。そして、どちらの場合にも、ＴＰ１
から最初の２ビットに対応する電圧Ｖ０〜Ｖ３が出力さ
れ、以下順に対応する電圧が出力され、ＴＰｎから最後
の２ビットに対応する電圧が出力されるようになってい
る。
【００３９】次に、パスメトリック算出器２は、図４に
示すように、制御部２１と、減算器２２と、準ユークリ
ッド距離算出器２３と、加算器２４と、サンプルホール
ド回路２５とから構成されている。
示すように、制御部２１と、減算器２２と、準ユークリ
ッド距離算出器２３と、加算器２４と、サンプルホール
ド回路２５とから構成されている。
【００４０】以下、各部を具体的に説明する。制御部２
１は、予め設定された、シンボルメトリックを減算器２
２に出力するものである。減算器２２は、制御部２１
と、アナログ直並列回路１から電圧の印加を受けて、そ
の電圧の差を算出し、準ユークリッド距離算出器２３に
出力するものである。すなわち、減算器２２の出力はシ
ンボルメトリックと入力されたビットの値との差である
ので、その絶対値がハミング距離となるものである。具
体的には、制御部２１と、アナログ直並列回路１とから
出力される電圧の差は、ΔＶの倍数となっているので、
その係数がハミング距離となる。
１は、予め設定された、シンボルメトリックを減算器２
２に出力するものである。減算器２２は、制御部２１
と、アナログ直並列回路１から電圧の印加を受けて、そ
の電圧の差を算出し、準ユークリッド距離算出器２３に
出力するものである。すなわち、減算器２２の出力はシ
ンボルメトリックと入力されたビットの値との差である
ので、その絶対値がハミング距離となるものである。具
体的には、制御部２１と、アナログ直並列回路１とから
出力される電圧の差は、ΔＶの倍数となっているので、
その係数がハミング距離となる。
【００４１】準ユークリッド距離算出器２３は、入力さ
れた電圧の絶対の電圧を出力する絶対値回路であり、減
算器２２から入力された電圧（ハミング距離）を加算器
２４に出力するものである。準ユークリッド距離算出器
２３は、図８に示すような回路によって実現できるもの
である。図８は、準ユークリッド距離算出器２３の一例
を表す回路図である。
れた電圧の絶対の電圧を出力する絶対値回路であり、減
算器２２から入力された電圧（ハミング距離）を加算器
２４に出力するものである。準ユークリッド距離算出器
２３は、図８に示すような回路によって実現できるもの
である。図８は、準ユークリッド距離算出器２３の一例
を表す回路図である。
【００４２】加算器２４は、前段から入力されるパスメ
トリックに対応する電圧と、準ユークリッド距離算出器
２３から入力されるハミング距離に対応する電圧とを加
算して、サンプルホールド回路２５に出力するものであ
る。
トリックに対応する電圧と、準ユークリッド距離算出器
２３から入力されるハミング距離に対応する電圧とを加
算して、サンプルホールド回路２５に出力するものであ
る。
【００４３】サンプルホールド回路２５は、加算器２４
から入力された電圧を格納するものである。また、サン
プルホールド回路２５は、格納している電圧をパスメト
リックとして後段のパスメトリック算出器２，２′に出
力するものである。
から入力された電圧を格納するものである。また、サン
プルホールド回路２５は、格納している電圧をパスメト
リックとして後段のパスメトリック算出器２，２′に出
力するものである。
【００４４】次に、図８に示す準ユークリッド距離算出
器２３の動作について説明する。準ユークリッド距離算
出器２３は、オペアンプと、２つのコンデンサ等のイン
ピーダンス素子とから実現される反転増幅器と、コンパ
レータとスイッチとによって実現される比較切替器とか
ら構成されており、入力された電圧Ｖは、反転増幅器に
よって反転、出力され、コンパレータによって、該反転
された電圧−ＶとＶとの大きさが比較され、大きい方
（すなわち、正であるもの）が出力されるようにスイッ
チが制御される。このようにして、準ユークリッド距離
算出器２３は、入力された電圧Ｖの絶対値｜Ｖ｜を出力
することとなる。
器２３の動作について説明する。準ユークリッド距離算
出器２３は、オペアンプと、２つのコンデンサ等のイン
ピーダンス素子とから実現される反転増幅器と、コンパ
レータとスイッチとによって実現される比較切替器とか
ら構成されており、入力された電圧Ｖは、反転増幅器に
よって反転、出力され、コンパレータによって、該反転
された電圧−ＶとＶとの大きさが比較され、大きい方
（すなわち、正であるもの）が出力されるようにスイッ
チが制御される。このようにして、準ユークリッド距離
算出器２３は、入力された電圧Ｖの絶対値｜Ｖ｜を出力
することとなる。
【００４５】次に、パスメトリック算出器２の動作を図
４を使って説明する。減算器２２が、アナログ直並列回
路１から電圧、例えばＶ１の印加を受けて、該電圧Ｖ１
と、制御部２１から入力される電圧、例えばＶ２との差
に該当する電圧Ｖ１−Ｖ２＝−ΔＶを準ユークリッド距
離算出器２３に出力する。
４を使って説明する。減算器２２が、アナログ直並列回
路１から電圧、例えばＶ１の印加を受けて、該電圧Ｖ１
と、制御部２１から入力される電圧、例えばＶ２との差
に該当する電圧Ｖ１−Ｖ２＝−ΔＶを準ユークリッド距
離算出器２３に出力する。
【００４６】そして、準ユークリッド距離算出器２３
が、｜Ｖ１−Ｖ２｜＝ΔＶを加算器２４に出力する。そ
して、加算器２４が、入力されるパスメトリックＶｋと
準ユークリッド距離算出器２３の出力ΔＶとの和、Ｖｋ
＋ΔＶをサンプルホールド回路２５に出力する。サンプ
ルホールド回路２５がその電圧Ｖｋ＋ΔＶを格納する。
こうして、パスメトリック算出器２は、従来の図１１に
あるのと同一の、対応する格子点での値を格納している
ようになる。
が、｜Ｖ１−Ｖ２｜＝ΔＶを加算器２４に出力する。そ
して、加算器２４が、入力されるパスメトリックＶｋと
準ユークリッド距離算出器２３の出力ΔＶとの和、Ｖｋ
＋ΔＶをサンプルホールド回路２５に出力する。サンプ
ルホールド回路２５がその電圧Ｖｋ＋ΔＶを格納する。
こうして、パスメトリック算出器２は、従来の図１１に
あるのと同一の、対応する格子点での値を格納している
ようになる。
【００４７】次に、パスメトリック算出器２′は、図５
に示すように、制御部２１′と、減算器２２と、準ユー
クリッド距離算出器２３と、加算器２４と、サンプルホ
ールド回路２５ａ，２５ｂ，…，２５ｎ，２５ｘと、ス
イッチ２６ａ，２６ｂ，２６ｃと、比較切替器２７とか
ら構成されている。
に示すように、制御部２１′と、減算器２２と、準ユー
クリッド距離算出器２３と、加算器２４と、サンプルホ
ールド回路２５ａ，２５ｂ，…，２５ｎ，２５ｘと、ス
イッチ２６ａ，２６ｂ，２６ｃと、比較切替器２７とか
ら構成されている。
【００４８】以下、各部を説明するが、減算器２２と、
準ユークリッド距離算出器２３と、加算器２４と、サン
プルホールド回路２５とは、前述したパスメトリック算
出器２のものと同様のものであるので、ここではその説
明を省略する。
準ユークリッド距離算出器２３と、加算器２４と、サン
プルホールド回路２５とは、前述したパスメトリック算
出器２のものと同様のものであるので、ここではその説
明を省略する。
【００４９】制御部２１′は、予め設定された、複数の
シンボルメトリックをスイッチ２６を介して減算器２２
に出力するものであり、同時にスイッチ２６ａ，２６
ｂ，２６ｃに切替信号を出力するものである。
シンボルメトリックをスイッチ２６を介して減算器２２
に出力するものであり、同時にスイッチ２６ａ，２６
ｂ，２６ｃに切替信号を出力するものである。
【００５０】スイッチ２６は、パスメトリックの入力を
受けるパスメトリック算出器２，２′を選択するスイッ
チである。具体的には、スイッチ２６ｂの接点Ａに接続
されているパスメトリック算出器２，２′から、加算器
２４が入力を受けるときには、スイッチ２６ａ，２６ｃ
ともに、接点Ａに接触しているようになっている。
受けるパスメトリック算出器２，２′を選択するスイッ
チである。具体的には、スイッチ２６ｂの接点Ａに接続
されているパスメトリック算出器２，２′から、加算器
２４が入力を受けるときには、スイッチ２６ａ，２６ｃ
ともに、接点Ａに接触しているようになっている。
【００５１】比較切替器２７は、サンプルホールド回路
２５ａ〜２５ｎを走査して、格納されている値の中で最
も小さいものをサンプルホールド回路２５ｘに出力する
ものである。
２５ａ〜２５ｎを走査して、格納されている値の中で最
も小さいものをサンプルホールド回路２５ｘに出力する
ものである。
【００５２】次に、パスメトリック算出器２′の動作に
ついて説明する。パスメトリック算出器２′は、２以上
のパスメトリックの入力を受けることができるものであ
るが、ここでは、簡単のため、入力されるパスメトリッ
クが２つの場合について、各入力されるパスのパスメト
リックが接点Ａが「１０」と接点Ｂが「０１」である場
合を例にとって説明する。
ついて説明する。パスメトリック算出器２′は、２以上
のパスメトリックの入力を受けることができるものであ
るが、ここでは、簡単のため、入力されるパスメトリッ
クが２つの場合について、各入力されるパスのパスメト
リックが接点Ａが「１０」と接点Ｂが「０１」である場
合を例にとって説明する。
【００５３】減算器２２にアナログ直並列回路１から電
圧Ｖ１（デジタル値で「０１」を表すものと仮定してい
る）が印加されると、減算器２２が、もう一方の入力に
スイッチ２６ａの接点Ａを介して、スイッチ２６ｂの接
点Ａに接続されるパスメトリック「１０」の値に対応し
て電圧Ｖ３（デジタル値で「１０」を表すものと仮定し
ている）を得ているので、その差、Ｖ１−Ｖ３が準ユー
クリッド距離算出器２３に出力される。
圧Ｖ１（デジタル値で「０１」を表すものと仮定してい
る）が印加されると、減算器２２が、もう一方の入力に
スイッチ２６ａの接点Ａを介して、スイッチ２６ｂの接
点Ａに接続されるパスメトリック「１０」の値に対応し
て電圧Ｖ３（デジタル値で「１０」を表すものと仮定し
ている）を得ているので、その差、Ｖ１−Ｖ３が準ユー
クリッド距離算出器２３に出力される。
【００５４】準ユークリッド距離算出器２３が入力され
た値の絶対値｜Ｖ１−Ｖ３｜＝２ΔＶを出力し、加算器
２４が該２ΔＶとスイッチ２６ｂの接点Ａに印加される
パスメトリック値の電圧Ｖｋとを加算して、Ｖｋ＋２Δ
Ｖをスイッチ２６ｃに出力する。尚、Ｖｋもまた、Ｖ０
〜Ｖ３の２電圧の電圧差の和であることから、Ｖｋ＝ｋ
ΔＶ（ただし、ｋは正の整数）となっている。
た値の絶対値｜Ｖ１−Ｖ３｜＝２ΔＶを出力し、加算器
２４が該２ΔＶとスイッチ２６ｂの接点Ａに印加される
パスメトリック値の電圧Ｖｋとを加算して、Ｖｋ＋２Δ
Ｖをスイッチ２６ｃに出力する。尚、Ｖｋもまた、Ｖ０
〜Ｖ３の２電圧の電圧差の和であることから、Ｖｋ＝ｋ
ΔＶ（ただし、ｋは正の整数）となっている。
【００５５】そして、サンプルホールド回路２５ａが、
その値Ｖｋ＋２ΔＶを格納する。尚、Ｖ１とＶ３とは互
いに異なる電圧であるので、Ｖｋ＋２ΔＶ＞０となって
いる。
その値Ｖｋ＋２ΔＶを格納する。尚、Ｖ１とＶ３とは互
いに異なる電圧であるので、Ｖｋ＋２ΔＶ＞０となって
いる。
【００５６】そして、制御部２１′が切替信号をスイッ
チ２６ａ，２６ｂ，２６ｃに出力し、スイッチ２６ａ，
２６ｂ，２６ｃは接点Ｂに切替わる。そして、減算器２
２が、制御部２１′から、スイッチ２６ａを介して、電
圧Ｖ１を得ることになるので、Ｖ１−Ｖ１＝０を準ユー
クリッド距離算出器２３に出力する。
チ２６ａ，２６ｂ，２６ｃに出力し、スイッチ２６ａ，
２６ｂ，２６ｃは接点Ｂに切替わる。そして、減算器２
２が、制御部２１′から、スイッチ２６ａを介して、電
圧Ｖ１を得ることになるので、Ｖ１−Ｖ１＝０を準ユー
クリッド距離算出器２３に出力する。
【００５７】準ユークリッド距離算出器２３が、その絶
対値０を加算器２４に出力し、加算器２４が、スイッチ
２６ｂの接点Ｂを介して入力される電圧Ｖｋ′と、準ユ
ークリッド距離算出器２３から入力される０との和、０
＋Ｖｋ′＝Ｖｋ′をスイッチ２６ｃに出力する。ここ
で、Ｖｋ′もまた、Ｖ０〜Ｖ３の２電圧の電圧差の和で
あることから、Ｖｋ′＝ｋ′ΔＶ（ただし、ｋ′は正の
整数）となっている。
対値０を加算器２４に出力し、加算器２４が、スイッチ
２６ｂの接点Ｂを介して入力される電圧Ｖｋ′と、準ユ
ークリッド距離算出器２３から入力される０との和、０
＋Ｖｋ′＝Ｖｋ′をスイッチ２６ｃに出力する。ここ
で、Ｖｋ′もまた、Ｖ０〜Ｖ３の２電圧の電圧差の和で
あることから、Ｖｋ′＝ｋ′ΔＶ（ただし、ｋ′は正の
整数）となっている。
【００５８】すると、スイッチ２６ｃが接点Ｂに接して
いるので、サンプルホールド回路２５ｂがＶｋ′を格納
する。そしてＶｋ′＜Ｖｋ＋２ΔＶとすると、比較切替
器２７が、サンプルホールド回路２５ｂに格納されてい
るＶｋ′が最も小さい値であるので、それをサンプルホ
ールド回路２５ｘに出力する。そして、サンプルホール
ド回路２５ｘが値Ｖｋ′を格納する。こうして、パスメ
トリック算出器２′は、従来の図１１にあるのと同一
の、対応する格子点での値を格納しているようになる。
いるので、サンプルホールド回路２５ｂがＶｋ′を格納
する。そしてＶｋ′＜Ｖｋ＋２ΔＶとすると、比較切替
器２７が、サンプルホールド回路２５ｂに格納されてい
るＶｋ′が最も小さい値であるので、それをサンプルホ
ールド回路２５ｘに出力する。そして、サンプルホール
ド回路２５ｘが値Ｖｋ′を格納する。こうして、パスメ
トリック算出器２′は、従来の図１１にあるのと同一
の、対応する格子点での値を格納しているようになる。
【００５９】本実施の形態の最尤復号器によれば、ＤＳ
Ｐを用いずにアナログ回路によってビタビ復号化におけ
る格子点数値を算出するようにしているので、一括して
処理を行うことができ、高速化を図っても消費電力が増
大することがなく、消費電力を低減できる効果がある。
Ｐを用いずにアナログ回路によってビタビ復号化におけ
る格子点数値を算出するようにしているので、一括して
処理を行うことができ、高速化を図っても消費電力が増
大することがなく、消費電力を低減できる効果がある。
【００６０】
【発明の効果】請求項１〜４記載の発明によれば、アナ
ログ直並列変換回路で、入力データを２ビット単位でア
ナログの電圧値に変換し、その２ビット単位の電圧値を
順次振り分けて並列的に出力し、ビタビ復号化における
トレリス線図の格子点に各々配置された複数のパスメト
リック算出回路で、予め設定されたシンボルメトリック
と前記アナログ直並列変換回路からの値の差の絶対値を
ハミング距離としてパスメトリックを算出して前段から
入力されるパスメトリックと算出したパスメトリックの
和を後段に出力する最尤復号器としているので、アナロ
グ回路を用いて処理を行うことで消費電力を低減できる
効果がある。
ログ直並列変換回路で、入力データを２ビット単位でア
ナログの電圧値に変換し、その２ビット単位の電圧値を
順次振り分けて並列的に出力し、ビタビ復号化における
トレリス線図の格子点に各々配置された複数のパスメト
リック算出回路で、予め設定されたシンボルメトリック
と前記アナログ直並列変換回路からの値の差の絶対値を
ハミング距離としてパスメトリックを算出して前段から
入力されるパスメトリックと算出したパスメトリックの
和を後段に出力する最尤復号器としているので、アナロ
グ回路を用いて処理を行うことで消費電力を低減できる
効果がある。
【図１】本発明に係る最尤復号器の構成ブロック図であ
る。
る。
【図２】アナログシフトレジスタの回路の一例の回路図
である。
である。
【図３】アナログデマルチプレクサの回路の一例の回路
図である。
図である。
【図４】パスメトリック算出器２の回路の一例の回路図
である。
である。
【図５】パスメトリック算出器２′の回路の一例の回路
図である。
図である。
【図６】バッファの回路の例を示す回路図である。
【図７】サンプルホールド回路１２の一例を表す回路図
である。
である。
【図８】準ユークリッド距離算出器２３の一例を表す回
路図である。
路図である。
【図９】畳み込み符号化の状態遷移図である。
【図１０】畳み込み符号化の状態遷移を表すトレリス線
図である。
図である。
【図１１】ビタビ復号化を説明するトレリス線図であ
る。
る。
１…アナログ直並列回路、 ２，２′…パスメトリック
算出器、 １１…バッファ、 １２…サンプルホールド
回路、 １３…スイッチ、 ２１，２１′…制御部、
２２…減算器、 ２３…準ユークリッド距離算出器、
２４…加算器、２５…サンプルホールド回路、 ２６…
スイッチ、 ２７…比較切替器
算出器、 １１…バッファ、 １２…サンプルホールド
回路、 １３…スイッチ、 ２１，２１′…制御部、
２２…減算器、 ２３…準ユークリッド距離算出器、
２４…加算器、２５…サンプルホールド回路、 ２６…
スイッチ、 ２７…比較切替器
フロントページの続き (56)参考文献 特開 平８−84082（ＪＰ，Ａ) 特開 平２−170726（ＪＰ，Ａ) 特開 昭53−131717（ＪＰ，Ａ) 特開 平９−312575（ＪＰ，Ａ) 米国特許5430768（ＵＳ，Ａ) 国際公開91／3881（ＷＯ，Ａ) ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭ Ｍ．，ＶＯＬ．44，ＮＯ．２，Ｐ．165 −171 ＰＲＯＣ．ＯＦ ＩＥＥＥ 1995 Ｃ ＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ Ｃ ＩＲＣＵＩＴＳ ＣＯＮＦ．，Ｐ．567 −570 ＩＥＥＥ Ｊ．Ｓ．Ａ．Ｃ．，ＶＯ Ｌ．10，ＮＯ．１，（ＪＡＮ．1992） Ｐ．277−288 (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (4)
- 【請求項１】 入力データを２ビット単位で電圧値に変
換し、前記２ビット単位の電圧値を順次振り分けて並列
的に出力するアナログ直並列変換回路と、ビタビ復号化
におけるトレリス線図の格子点に各々配置され、前記ア
ナログ直並列変換回路からの入力を受けて、予め設定さ
れたシンボルメトリックと前記アナログ直並列変換回路
からの値の差の絶対値をハミング距離としてパスメトリ
ックを算出して前段から入力されるパスメトリックと前
記算出したパスメトリックの和を後段に出力する複数の
パスメトリック算出器とを有することを特徴とする最尤
復号器。 - 【請求項２】 パスメトリック算出器は、予め設定され
たシンボルメトリックに対応する電圧を出力する制御部
と、前記制御部から出力される電圧とアナログ直並列変
換回路から出力される電圧との差を算出する減算器と、
前記減算器で算出された電圧値の絶対値をハミング距離
として算出する準ユークリッド距離算出器と、前段から
入力されるパスメトリックに対応する電圧とハミング距
離に対応する電圧とを加算する加算器と、前記加算器か
ら入力された電圧を保持するサンプルホールド回路とを
具備するパスメトリック算出器であることを特徴とする
請求項１記載の最尤復号器。 - 【請求項３】 アナログ直並列変換回路におけるアナロ
グ電圧値の順次振り分けて並列的に出力する動作をアナ
ログレジスタ又はアナログデマルチプレクサにより実現
したことを特徴とする請求項１又は請求項２記載の最尤
復号器。 - 【請求項４】 パスメトリック演算器における前段のも
のは、１のアナログ直並列回路からの入力を受けてパス
メトリックを算出し、入力される１のパスメトリックと
前記算出したパスメトリックとの和を後段に出力するも
のであり、前記後段のものは、１のアナログ直並列回路
からの入力を受けてパスメトリックを算出し、入力され
る２のパスメトリックのうち小さい値を選択し、前記選
択したパスメトリックと前記算出したパスメトリックと
の和を出力するものであることを特徴とする請求項１又
は請求項２記載の最尤復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860996A JP2798648B2 (ja) | 1996-05-23 | 1996-05-23 | 最尤復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860996A JP2798648B2 (ja) | 1996-05-23 | 1996-05-23 | 最尤復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312576A JPH09312576A (ja) | 1997-12-02 |
| JP2798648B2 true JP2798648B2 (ja) | 1998-09-17 |
Family
ID=14989023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12860996A Expired - Fee Related JP2798648B2 (ja) | 1996-05-23 | 1996-05-23 | 最尤復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798648B2 (ja) |
-
1996
- 1996-05-23 JP JP12860996A patent/JP2798648B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| ＩＥＥＥ Ｊ．Ｓ．Ａ．Ｃ．，ＶＯＬ．１０，ＮＯ．１，（ＪＡＮ．１９９２） Ｐ．２７７−２８８ |
| ＩＥＥＥ ＴＲＡＮＳ．ＯＮ ＣＯＭＭ．，ＶＯＬ．４４，ＮＯ．２，Ｐ．１６５−１７１ |
| ＰＲＯＣ．ＯＦ ＩＥＥＥ １９９５ ＣＵＳＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦ．，Ｐ．５６７−５７０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09312576A (ja) | 1997-12-02 |
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