JP2798647B2 - 最尤復号器 - Google Patents
最尤復号器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル情報通信
で用いられる誤り訂正符号の復号化装置の一つである、
最尤復号器に係り、特に消費電力を低減（節約）できる
最尤復号器に関する。
で用いられる誤り訂正符号の復号化装置の一つである、
最尤復号器に係り、特に消費電力を低減（節約）できる
最尤復号器に関する。
【０００２】
【従来の技術】誤り訂正符号化の一つである畳み込み符
号化は、確率的に送信された原文を推定する、最尤復号
化を比較的容易に行うことができるという特徴を有して
いる。また、最尤復号化の中でも、ビタビ復号化は、誤
り訂正能力が非常に優れていることから、衛星通信や宇
宙通信で実用されている。
号化は、確率的に送信された原文を推定する、最尤復号
化を比較的容易に行うことができるという特徴を有して
いる。また、最尤復号化の中でも、ビタビ復号化は、誤
り訂正能力が非常に優れていることから、衛星通信や宇
宙通信で実用されている。
【０００３】そこで、まずビタビ復号化の方法について
説明する。畳み込み符号の符号化器の動作は、図９に示
すような状態遷移図をもって表すことができる。図９
は、畳み込み符号化の状態遷移図である。図９では、各
状態からビット毎に実線又は破線を通って、同一若しく
は異なる状態に遷移する様子を表している。
説明する。畳み込み符号の符号化器の動作は、図９に示
すような状態遷移図をもって表すことができる。図９
は、畳み込み符号化の状態遷移図である。図９では、各
状態からビット毎に実線又は破線を通って、同一若しく
は異なる状態に遷移する様子を表している。
【０００４】具体的には、ビットが「０」であるとき
に、実線を通るように、また、ビットが「１」であると
きに、破線を通るように指定されているとすると、実線
符号化器が状態Ｓ０にあるときに、次のビットが「１」
であると、破線を介して状態Ｓ２に移行するようになっ
ている。その際、図９の括弧内に示されている符号「１
１」が出力される。以下の説明において、この括弧内に
示されている符号をシンボルメトリックと称する。
に、実線を通るように、また、ビットが「１」であると
きに、破線を通るように指定されているとすると、実線
符号化器が状態Ｓ０にあるときに、次のビットが「１」
であると、破線を介して状態Ｓ２に移行するようになっ
ている。その際、図９の括弧内に示されている符号「１
１」が出力される。以下の説明において、この括弧内に
示されている符号をシンボルメトリックと称する。
【０００５】この状態遷移図は、通常、図１０に示すよ
うなトレリス線図を用いて説明されるのが普通である。
図１０は、畳み込み符号化の状態遷移を表すトレリス線
図である。図１０を用いて具体的に、「０１１０１１０
０」を符号化する場合を例にとって説明する。まず、状
態Ｓ０から始めることとすると、最初のビットが「０」
であるので、実線を通って「００」が出力され、状態は
Ｓ０にとどまる。
うなトレリス線図を用いて説明されるのが普通である。
図１０は、畳み込み符号化の状態遷移を表すトレリス線
図である。図１０を用いて具体的に、「０１１０１１０
０」を符号化する場合を例にとって説明する。まず、状
態Ｓ０から始めることとすると、最初のビットが「０」
であるので、実線を通って「００」が出力され、状態は
Ｓ０にとどまる。
【０００６】そして、次のビットが「１」であるので、
状態Ｓ０から破線を通り、「１１」が出力され、状態は
Ｓ２となる。以下同様にして、Ｓ３→Ｓ１→Ｓ２→Ｓ３
→Ｓ１→Ｓ０と移行し、結果として、符号「００１１１
０１０００１０１０１１」が出力されることとなる。
状態Ｓ０から破線を通り、「１１」が出力され、状態は
Ｓ２となる。以下同様にして、Ｓ３→Ｓ１→Ｓ２→Ｓ３
→Ｓ１→Ｓ０と移行し、結果として、符号「００１１１
０１０００１０１０１１」が出力されることとなる。
【０００７】次に、復号化の方法について、図１１を参
照しながら説明する。図１１は、ビタビ復号化を説明す
るトレリス線図である。図１１は図１０と同一のトレリ
ス線図であるが、図１０では符号化されたビットを記し
てあり、図１１では該符号と受信符号とのハミング距離
が記されているところが異なっている。
照しながら説明する。図１１は、ビタビ復号化を説明す
るトレリス線図である。図１１は図１０と同一のトレリ
ス線図であるが、図１０では符号化されたビットを記し
てあり、図１１では該符号と受信符号とのハミング距離
が記されているところが異なっている。
【０００８】原文「０１１０１１００」に対応する符号
「００１１１０１０００１０１０１１」が送信されたと
ころ、受信された符号が「１０１１１１１０００００１
０１１」であったとすると、状態Ｓ０から、実線を通り
状態Ｓ０に留まる経路（パス）が「００」であるので、
そのハミング距離が、受信された符号の最初の２ビット
「１０」と比して「１」となる。また、状態Ｓ０から、
破線を通り状態Ｓ２に至る経路が「１１」であるので、
ハミング距離は同様に「１」となる。
「００１１１０１０００１０１０１１」が送信されたと
ころ、受信された符号が「１０１１１１１０００００１
０１１」であったとすると、状態Ｓ０から、実線を通り
状態Ｓ０に留まる経路（パス）が「００」であるので、
そのハミング距離が、受信された符号の最初の２ビット
「１０」と比して「１」となる。また、状態Ｓ０から、
破線を通り状態Ｓ２に至る経路が「１１」であるので、
ハミング距離は同様に「１」となる。
【０００９】そこで、格子点Ａの値と格子点Ｂの値と
を、それぞれ、そのハミング距離の最小値である、
「１」とする。次に、受信された次の２ビットである、
「１１」について、「１１」、「１０」、「０１」、
「００」の各経路とのハミング距離は、それぞれ
「０」、「１」、「１」、「２」であることに注意する
と、格子点Ｃでは、格子点Ａからの実線が「００」に対
応するものであるので、格子点Ａの「１」に「００」に
対するハミング距離「２」を加えて、格子点Ｃの値は、
「３」となる。
を、それぞれ、そのハミング距離の最小値である、
「１」とする。次に、受信された次の２ビットである、
「１１」について、「１１」、「１０」、「０１」、
「００」の各経路とのハミング距離は、それぞれ
「０」、「１」、「１」、「２」であることに注意する
と、格子点Ｃでは、格子点Ａからの実線が「００」に対
応するものであるので、格子点Ａの「１」に「００」に
対するハミング距離「２」を加えて、格子点Ｃの値は、
「３」となる。
【００１０】また、格子点Ｅの値は「１」となる。同様
にして、格子点Ｄと格子点Ｆの値は「２」となる。ここ
で、格子点Ｈについて考えてみると、格子点Ｈでは、格
子点Ｅから実線を通ってくる経路と、格子点Ｆから実線
を通ってくる経路とがあって、それぞれから求められる
値は、「２」と「３」となる。ビタビ復号化ではこのよ
うな場合、小さい方の値をもって、その格子点の値とす
ることとしている。従って、格子点Ｈの値は「２」とな
る。
にして、格子点Ｄと格子点Ｆの値は「２」となる。ここ
で、格子点Ｈについて考えてみると、格子点Ｈでは、格
子点Ｅから実線を通ってくる経路と、格子点Ｆから実線
を通ってくる経路とがあって、それぞれから求められる
値は、「２」と「３」となる。ビタビ復号化ではこのよ
うな場合、小さい方の値をもって、その格子点の値とす
ることとしている。従って、格子点Ｈの値は「２」とな
る。
【００１１】以下同様に、各格子点の値が求められ、図
１１のようになる。そして、図１１のようなトレリス線
図から、最終格子点Ｙでの値を最小にするような経路
（以下、生き残り経路と称する）を選択する（図１１中
では太線で示されている）。そして、各線に対応する値
（実線が「０」、破線が「１」）を復号結果とすると、
送信された符号が再現され、従って、原文たる「０１１
０１１００」が再現されることとなる。
１１のようになる。そして、図１１のようなトレリス線
図から、最終格子点Ｙでの値を最小にするような経路
（以下、生き残り経路と称する）を選択する（図１１中
では太線で示されている）。そして、各線に対応する値
（実線が「０」、破線が「１」）を復号結果とすると、
送信された符号が再現され、従って、原文たる「０１１
０１１００」が再現されることとなる。
【００１２】さらに詳しいビタビ復号化に関する解説に
ついては、汐崎陽著、「情報・符号理論の基礎」、オー
ム社、平成３年４月発行のｐｐ８２〜８６、又は、Vite
rbiA.J., Convolutional codes and their performance
in communication systems, IEEE Trans. Commun. Tec
hnol., COM-19,751-772(1971)に記載されている。
ついては、汐崎陽著、「情報・符号理論の基礎」、オー
ム社、平成３年４月発行のｐｐ８２〜８６、又は、Vite
rbiA.J., Convolutional codes and their performance
in communication systems, IEEE Trans. Commun. Tec
hnol., COM-19,751-772(1971)に記載されている。
【００１３】ここで、従来の最尤復号器について説明す
る。従来の最尤復号器は、上記格子点での値を算出し、
メモリに格納し、格子点の値を算出し終えると、生き残
り経路を検出し、原文を再生するＤＳＰと、各格子点の
値を格納しているメモリとから構成されており、上記動
作をＤＳＰのプログラムが実現している。
る。従来の最尤復号器は、上記格子点での値を算出し、
メモリに格納し、格子点の値を算出し終えると、生き残
り経路を検出し、原文を再生するＤＳＰと、各格子点の
値を格納しているメモリとから構成されており、上記動
作をＤＳＰのプログラムが実現している。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の最尤復号器では、ＤＳＰを用いているため、状態数
を増加させると処理量が増大し、それに応じて高速化を
図ると消費電力が大きくなるという問題点があった。
来の最尤復号器では、ＤＳＰを用いているため、状態数
を増加させると処理量が増大し、それに応じて高速化を
図ると消費電力が大きくなるという問題点があった。
【００１５】本発明は上記実情に鑑みて為されたもの
で、消費電力を低減できる最尤復号器を提供することを
目的とする。
で、消費電力を低減できる最尤復号器を提供することを
目的とする。
【００１６】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、最尤復号器におい
て、入力データを２ビット単位で電圧値に変換し、前記
２ビット単位の電圧値を順次振り分けて並列的に出力す
るアナログ直並列変換回路と、ビタビ復号化におけるト
レリス線図の格子点に各々配置され、前記アナログ直並
列変換回路からの入力を受けて、予め設定されたシンボ
ルメトリックと前記アナログ直並列変換回路からの値の
差の二乗をハミング距離としてパスメトリックを算出し
て前段から入力されるパスメトリックと前記算出したパ
スメトリックの和を後段に出力する複数のパスメトリッ
ク算出器とを有することを特徴としており、アナログ回
路を用いて処理を行うことで消費電力を低減できる。
決するための請求項１記載の発明は、最尤復号器におい
て、入力データを２ビット単位で電圧値に変換し、前記
２ビット単位の電圧値を順次振り分けて並列的に出力す
るアナログ直並列変換回路と、ビタビ復号化におけるト
レリス線図の格子点に各々配置され、前記アナログ直並
列変換回路からの入力を受けて、予め設定されたシンボ
ルメトリックと前記アナログ直並列変換回路からの値の
差の二乗をハミング距離としてパスメトリックを算出し
て前段から入力されるパスメトリックと前記算出したパ
スメトリックの和を後段に出力する複数のパスメトリッ
ク算出器とを有することを特徴としており、アナログ回
路を用いて処理を行うことで消費電力を低減できる。
【００１７】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載の最尤復号器におい
て、パスメトリック算出器は、予め設定されたシンボル
メトリックに対応する電圧を出力する制御部と、前記制
御部から出力される電圧とアナログ直並列変換回路から
出力される電圧との差を算出する減算器と、前記減算器
で算出された電圧値の二乗値をハミング距離として算出
するユークリッド距離算出器と、前段から入力されるパ
スメトリックに対応する電圧とハミング距離に対応する
電圧とを加算する加算器と、前記加算器から入力された
電圧を保持するサンプルホールド回路とを具備するパス
メトリック算出器であることを特徴としており、アナロ
グ回路を用いて処理を行うことで消費電力を低減でき
る。
項２記載の発明は、請求項１記載の最尤復号器におい
て、パスメトリック算出器は、予め設定されたシンボル
メトリックに対応する電圧を出力する制御部と、前記制
御部から出力される電圧とアナログ直並列変換回路から
出力される電圧との差を算出する減算器と、前記減算器
で算出された電圧値の二乗値をハミング距離として算出
するユークリッド距離算出器と、前段から入力されるパ
スメトリックに対応する電圧とハミング距離に対応する
電圧とを加算する加算器と、前記加算器から入力された
電圧を保持するサンプルホールド回路とを具備するパス
メトリック算出器であることを特徴としており、アナロ
グ回路を用いて処理を行うことで消費電力を低減でき
る。
【００１８】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項１又は請求項２記載の最尤復
号器において、アナログ直並列変換回路におけるアナロ
グ電圧値の順次振り分けて並列的に出力する動作をアナ
ログレジスタ又はアナログデマルチプレクサにより実現
したことを特徴としており、アナログ回路を用いて処理
を行うことで消費電力を低減できる。
項３記載の発明は、請求項１又は請求項２記載の最尤復
号器において、アナログ直並列変換回路におけるアナロ
グ電圧値の順次振り分けて並列的に出力する動作をアナ
ログレジスタ又はアナログデマルチプレクサにより実現
したことを特徴としており、アナログ回路を用いて処理
を行うことで消費電力を低減できる。
【００１９】上記従来例の問題点を解決するための請求
項４記載の発明は、請求項１又は請求項２記載の最尤復
号器において、パスメトリック演算器における前段のも
のは、１のアナログ直並列回路からの入力を受けてパス
メトリックを算出し、入力される１のパスメトリックと
前記算出したパスメトリックとの和を後段に出力するも
のであり、前記後段のものは、１のアナログ直並列回路
からの入力を受けてパスメトリックを算出し、入力され
る２のパスメトリックのうち小さい値を選択し、前記選
択したパスメトリックと前記算出したパスメトリックと
の和を出力するものであることを特徴としており、アナ
ログ回路を用いて処理を行うことで消費電力を低減でき
る。
項４記載の発明は、請求項１又は請求項２記載の最尤復
号器において、パスメトリック演算器における前段のも
のは、１のアナログ直並列回路からの入力を受けてパス
メトリックを算出し、入力される１のパスメトリックと
前記算出したパスメトリックとの和を後段に出力するも
のであり、前記後段のものは、１のアナログ直並列回路
からの入力を受けてパスメトリックを算出し、入力され
る２のパスメトリックのうち小さい値を選択し、前記選
択したパスメトリックと前記算出したパスメトリックと
の和を出力するものであることを特徴としており、アナ
ログ回路を用いて処理を行うことで消費電力を低減でき
る。
【００２０】
【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。本発明に係る最尤復号器（本器）
は、アナログ回路を用いて処理を一括して行うように
し、また、アナログ回路としてコンデンサを用いること
によって、消費電力を低減するものである。本器を図１
を使って説明する。図１は、本発明に係る最尤復号器の
構成ブロック図である。
しながら説明する。本発明に係る最尤復号器（本器）
は、アナログ回路を用いて処理を一括して行うように
し、また、アナログ回路としてコンデンサを用いること
によって、消費電力を低減するものである。本器を図１
を使って説明する。図１は、本発明に係る最尤復号器の
構成ブロック図である。
【００２１】本器は、図１に示すように、アナログ直並
列変換回路１と、複数のパスメトリック算出器２，２′
とから構成されている。
列変換回路１と、複数のパスメトリック算出器２，２′
とから構成されている。
【００２２】以下、本器の各部を説明する。アナログ直
並列変換回路１は、入力された受信データ（デジタル）
を２ビットを単位としてアナログの電圧の大きさに変換
して、パスメトリック算出器２，２′に出力するもので
ある。具体的には、例えば、互いに異なる電圧Ｖ０，Ｖ
１，Ｖ２，Ｖ３が予め設定されており、アナログ直並列
変換回路１は、「００」のときＶ０に、「０１」のとき
Ｖ１に、「１１」のときＶ２に、「１０」のときＶ３に
変換する。
並列変換回路１は、入力された受信データ（デジタル）
を２ビットを単位としてアナログの電圧の大きさに変換
して、パスメトリック算出器２，２′に出力するもので
ある。具体的には、例えば、互いに異なる電圧Ｖ０，Ｖ
１，Ｖ２，Ｖ３が予め設定されており、アナログ直並列
変換回路１は、「００」のときＶ０に、「０１」のとき
Ｖ１に、「１１」のときＶ２に、「１０」のときＶ３に
変換する。
【００２３】尚、Ｖ０とＶ１、Ｖ１とＶ２、Ｖ２とＶ３
とは、それぞれ等間隔の電圧となっているとする。すな
わち、間隔をΔＶとすると、Ｖ１＝Ｖ０＋ΔＶ、Ｖ２＝
Ｖ１＋ΔＶ、Ｖ３＝Ｖ２＋ΔＶとなっているものであ
る。
とは、それぞれ等間隔の電圧となっているとする。すな
わち、間隔をΔＶとすると、Ｖ１＝Ｖ０＋ΔＶ、Ｖ２＝
Ｖ１＋ΔＶ、Ｖ３＝Ｖ２＋ΔＶとなっているものであ
る。
【００２４】アナログ直並列変換回路１は、また、入力
されたビット列の最初の２ビットから作られる電圧をパ
スメトリック算出器２ａに出力し、次の２ビットをパス
メトリック算出器２ｂ及び２ｃに出力するというよう
に、順次振り分けて出力するものである。この出力動作
については、アナログシフトレジスタ又はアナログデマ
ルチプレクサによって実現できるものである。
されたビット列の最初の２ビットから作られる電圧をパ
スメトリック算出器２ａに出力し、次の２ビットをパス
メトリック算出器２ｂ及び２ｃに出力するというよう
に、順次振り分けて出力するものである。この出力動作
については、アナログシフトレジスタ又はアナログデマ
ルチプレクサによって実現できるものである。
【００２５】パスメトリック算出器２は、図１１に示す
ビタビ復号化におけるトレリス線図の格子点に配置さ
れ、１つのアナログ直並列変換回路１からの入力を受け
て、その入力と予め設定されているシンボルメトリック
とからパスメトリックを算出し、前段から入力される１
のパスメトリックと算出されたパスメトリックとの和を
後段のパスメトリック算出器２，２′に出力するもので
ある。
ビタビ復号化におけるトレリス線図の格子点に配置さ
れ、１つのアナログ直並列変換回路１からの入力を受け
て、その入力と予め設定されているシンボルメトリック
とからパスメトリックを算出し、前段から入力される１
のパスメトリックと算出されたパスメトリックとの和を
後段のパスメトリック算出器２，２′に出力するもので
ある。
【００２６】パスメトリック算出器２′は、パスメトリ
ック算出器２と同様に、図１１に示すビタビ復号化にお
けるトレリス線図の格子点に配置され、１つのアナログ
直並列変換回路１からの入力を受けて、その入力と予め
設定されているシンボルメトリックとからパスメトリッ
クを算出し、前段から入力される２のパスメトリックの
うち、小さい値となる方を選択して格納し、その選択し
たパスメトリックと算出されたパスメトリックとの和を
後段のパスメトリック算出器２′に出力するものであ
る。
ック算出器２と同様に、図１１に示すビタビ復号化にお
けるトレリス線図の格子点に配置され、１つのアナログ
直並列変換回路１からの入力を受けて、その入力と予め
設定されているシンボルメトリックとからパスメトリッ
クを算出し、前段から入力される２のパスメトリックの
うち、小さい値となる方を選択して格納し、その選択し
たパスメトリックと算出されたパスメトリックとの和を
後段のパスメトリック算出器２′に出力するものであ
る。
【００２７】すなわちパスメトリック算出器２，２′
は、従来技術の説明で用いられた図１１に示される各格
子点での数値を格納しているようになる。
は、従来技術の説明で用いられた図１１に示される各格
子点での数値を格納しているようになる。
【００２８】次に、本器の動作を具体的に説明すると、
アナログ直並列変換回路１が受信したビット列の入力を
受けて、それを２ビット毎に区切り、それぞれをアナロ
グの電圧に変換してパスメトリック算出器２，２′に出
力する。すると、パスメトリック算出器２，２′がパス
メトリックを順次演算し、該格子点に対応するパスメト
リックの値のうち最小のものを格納しているようにな
る。
アナログ直並列変換回路１が受信したビット列の入力を
受けて、それを２ビット毎に区切り、それぞれをアナロ
グの電圧に変換してパスメトリック算出器２，２′に出
力する。すると、パスメトリック算出器２，２′がパス
メトリックを順次演算し、該格子点に対応するパスメト
リックの値のうち最小のものを格納しているようにな
る。
【００２９】そこで、従来と同様に、これらパスメトリ
ック算出器２，２′が格納している値を走査して、生き
残り経路を検出し、原文を再生する。
ック算出器２，２′が格納している値を走査して、生き
残り経路を検出し、原文を再生する。
【００３０】次に、アナログ直並列変換回路１と、パス
メトリック算出器２の具体的な回路構成について図２〜
図５を用いて説明する。図２は、アナログシフトレジス
タの回路の一例の回路図であり、図３は、アナログデマ
ルチプレクサの回路の一例の回路図であり、図４は、パ
スメトリック算出器２の回路の一例の回路図であり、図
５は、パスメトリック算出器２′の回路の一例の回路図
である。
メトリック算出器２の具体的な回路構成について図２〜
図５を用いて説明する。図２は、アナログシフトレジス
タの回路の一例の回路図であり、図３は、アナログデマ
ルチプレクサの回路の一例の回路図であり、図４は、パ
スメトリック算出器２の回路の一例の回路図であり、図
５は、パスメトリック算出器２′の回路の一例の回路図
である。
【００３１】まず、アナログ直並列変換回路１をアナロ
グシフトレジスタで構成した場合について説明すると、
図２に示すアナログシフトレジスタは、バッファ１１
と、複数のサンプルホールド回路１２とから構成されて
いる。サンプルホールド回路１２の数は、復号化する１
ブロックあたりのビット数に等しくなっている。
グシフトレジスタで構成した場合について説明すると、
図２に示すアナログシフトレジスタは、バッファ１１
と、複数のサンプルホールド回路１２とから構成されて
いる。サンプルホールド回路１２の数は、復号化する１
ブロックあたりのビット数に等しくなっている。
【００３２】各部を説明すると、バッファ１１は、Ｖｉ
ｎから入力される電圧Ｖ０〜Ｖ３を一時的に留保するも
ので、具体的には、図６（ａ）又は（ｂ）に示すような
回路であり、これらの動作は既に広く知られたものであ
る。図６は、バッファの回路の例を示す回路図である。
そして、サンプルホールド回路１２は、クロックのパル
スの入力を受けて、該パルスがＨ（ハイ）になり、Ｌ
（ロー）になって１周期進行するにつれて、前段のバッ
ファ１１又は、サンプルホールド回路１２から入力を受
けて、後段のバッファ１１又はサンプルホールド回路１
２に出力するものである。
ｎから入力される電圧Ｖ０〜Ｖ３を一時的に留保するも
ので、具体的には、図６（ａ）又は（ｂ）に示すような
回路であり、これらの動作は既に広く知られたものであ
る。図６は、バッファの回路の例を示す回路図である。
そして、サンプルホールド回路１２は、クロックのパル
スの入力を受けて、該パルスがＨ（ハイ）になり、Ｌ
（ロー）になって１周期進行するにつれて、前段のバッ
ファ１１又は、サンプルホールド回路１２から入力を受
けて、後段のバッファ１１又はサンプルホールド回路１
２に出力するものである。
【００３３】具体的には、サンプルホールド回路１２
は、図７に示すように、３つのバッファと、２つのコン
デンサと、入力されるクロックパルスがＨのとき開放と
なり、Ｌのとき閉じる第１のスイッチ（ＳＷ１）と、Ｌ
のとき開放となり、Ｈのとき閉じる第２のスイッチ（Ｓ
Ｗ２）とから構成される回路によって実現できるもので
ある。図７は、サンプルホールド回路１２の一例を表す
回路図である。
は、図７に示すように、３つのバッファと、２つのコン
デンサと、入力されるクロックパルスがＨのとき開放と
なり、Ｌのとき閉じる第１のスイッチ（ＳＷ１）と、Ｌ
のとき開放となり、Ｈのとき閉じる第２のスイッチ（Ｓ
Ｗ２）とから構成される回路によって実現できるもので
ある。図７は、サンプルホールド回路１２の一例を表す
回路図である。
【００３４】また、アナログ直並列回路１は、図３に示
すアナログデマルチプレクサによって構成しても構わな
い。図３に示すアナログデマルチプレクサは、バッファ
１１と、コンデンサと、スイッチ１３とから構成されて
いる。
すアナログデマルチプレクサによって構成しても構わな
い。図３に示すアナログデマルチプレクサは、バッファ
１１と、コンデンサと、スイッチ１３とから構成されて
いる。
【００３５】以下各部を説明すると、バッファ１１は前
述のアナログシフトレジスタに用いられていたものと同
じものである。そして、スイッチ１３は、クロックのパ
ルスが入力されるごとに順次接点が切替わっていくもの
である。具体的には、接点Ａにスイッチが接していると
きに、パルスが１周期進行すると、接点がＢに切替わる
ようになっているものである。
述のアナログシフトレジスタに用いられていたものと同
じものである。そして、スイッチ１３は、クロックのパ
ルスが入力されるごとに順次接点が切替わっていくもの
である。具体的には、接点Ａにスイッチが接していると
きに、パルスが１周期進行すると、接点がＢに切替わる
ようになっているものである。
【００３６】尚、アナログ直並列回路１をアナログシフ
トレジスタとアナログデマルチプレクサのどちらで実現
した場合であっても、クロックのパルスは、入力される
受信データのビット列２ビットあたりに１周期進行する
ようになっている。そして、どちらの場合にも、ＴＰ１
から最初の２ビットに対応する電圧、Ｖ０〜Ｖ３が出力
され、以下順に対応する電圧が出力され、ＴＰｎから最
後の２ビットに対応する電圧が出力されるようになって
いる。
トレジスタとアナログデマルチプレクサのどちらで実現
した場合であっても、クロックのパルスは、入力される
受信データのビット列２ビットあたりに１周期進行する
ようになっている。そして、どちらの場合にも、ＴＰ１
から最初の２ビットに対応する電圧、Ｖ０〜Ｖ３が出力
され、以下順に対応する電圧が出力され、ＴＰｎから最
後の２ビットに対応する電圧が出力されるようになって
いる。
【００３７】次に、パスメトリック算出器２は、図４に
示すように、制御部２１と、減算器２２と、ユークリッ
ド距離算出器２３と、加算器２４と、サンプルホールド
回路２５とから構成されている。
示すように、制御部２１と、減算器２２と、ユークリッ
ド距離算出器２３と、加算器２４と、サンプルホールド
回路２５とから構成されている。
【００３８】以下、パスメトリック算出器２の各部を説
明する。制御部２１は、予め設定された、シンボルメト
リックを電圧にて減算器２２に出力するものである。減
算器２２は、制御部２１と、アナログ直並列回路１とか
ら電圧の印加を受けて、その電圧の差を算出し、ユーク
リッド距離算出器２３に出力するものである。すなわ
ち、減算器２２の出力は、シンボルメトリックと、入力
されたビットの値との差であるので、その絶対値がハミ
ング距離となるものである。具体的には、制御部２１
と、アナログ直並列回路１とから出力される電圧の差
は、ΔＶの倍数となっているので、その係数がハミング
距離となる。
明する。制御部２１は、予め設定された、シンボルメト
リックを電圧にて減算器２２に出力するものである。減
算器２２は、制御部２１と、アナログ直並列回路１とか
ら電圧の印加を受けて、その電圧の差を算出し、ユーク
リッド距離算出器２３に出力するものである。すなわ
ち、減算器２２の出力は、シンボルメトリックと、入力
されたビットの値との差であるので、その絶対値がハミ
ング距離となるものである。具体的には、制御部２１
と、アナログ直並列回路１とから出力される電圧の差
は、ΔＶの倍数となっているので、その係数がハミング
距離となる。
【００３９】ユークリッド距離算出器２３は、入力され
た電圧の二乗に相当する電圧を出力する二乗回路であ
り、減算器２２から入力された電圧の二乗（ハミング距
離の二乗）を加算器２４に出力するものである。ユーク
リッド距離算出器２３は、図８に示すような回路によっ
て実現できるものである。図８は、ユークリッド距離算
出器２３の一例を表す回路図である。
た電圧の二乗に相当する電圧を出力する二乗回路であ
り、減算器２２から入力された電圧の二乗（ハミング距
離の二乗）を加算器２４に出力するものである。ユーク
リッド距離算出器２３は、図８に示すような回路によっ
て実現できるものである。図８は、ユークリッド距離算
出器２３の一例を表す回路図である。
【００４０】加算器２４は、前段から入力されるパスメ
トリックに対応する電圧と、ユークリッド距離算出器２
３から入力されるハミング距離の二乗に対応する電圧と
を加算して、サンプルホールド回路２５に出力するもの
である。
トリックに対応する電圧と、ユークリッド距離算出器２
３から入力されるハミング距離の二乗に対応する電圧と
を加算して、サンプルホールド回路２５に出力するもの
である。
【００４１】サンプルホールド回路２５は、加算器２４
から入力された電圧を格納するものである。また、サン
プルホールド回路２５は、格納している電圧をパスメト
リックとして後段のパスメトリック算出器２，２′に出
力するものである。
から入力された電圧を格納するものである。また、サン
プルホールド回路２５は、格納している電圧をパスメト
リックとして後段のパスメトリック算出器２，２′に出
力するものである。
【００４２】ここで、図８に示すユークリッド距離算出
器２３の動作について説明する。ユークリッド距離算出
器２３は、図８に示すように、Ａ／Ｄ変換器３１と、ス
イッチ３２と、インピーダンス素子３３と、オペアンプ
３４とから主に構成されている。
器２３の動作について説明する。ユークリッド距離算出
器２３は、図８に示すように、Ａ／Ｄ変換器３１と、ス
イッチ３２と、インピーダンス素子３３と、オペアンプ
３４とから主に構成されている。
【００４３】ユークリッド距離算出器２３の各部を説明
すると、Ａ／Ｄ変換器３１は、入力された電圧をデジタ
ル値に変換し、そのビットパターンでスイッチ３２を開
閉するものである。具体的には、例えば、５ビットのデ
ジタル値に変換したものとすると、その値が「１００１
１」であるとすると、スイッチ３２ａ，３２ｄ，３２ｅ
は閉じられ、スイッチ３２ｂ，３２ｃは開かれるように
なる。
すると、Ａ／Ｄ変換器３１は、入力された電圧をデジタ
ル値に変換し、そのビットパターンでスイッチ３２を開
閉するものである。具体的には、例えば、５ビットのデ
ジタル値に変換したものとすると、その値が「１００１
１」であるとすると、スイッチ３２ａ，３２ｄ，３２ｅ
は閉じられ、スイッチ３２ｂ，３２ｃは開かれるように
なる。
【００４４】インピーダンス素子３３は、コンデンサ等
で構成できるものであり、変換されたデジタル値のＭＳ
Ｂに相当するスイッチ３２ａに接続されているインピー
ダンス素子３３から順に、そのインピーダンスが大きく
なるものである。つまり、各スイッチ３２に印加される
電圧は、該スイッチ３２のビットの重みに対応している
ようにインピーダンスが調整されている。
で構成できるものであり、変換されたデジタル値のＭＳ
Ｂに相当するスイッチ３２ａに接続されているインピー
ダンス素子３３から順に、そのインピーダンスが大きく
なるものである。つまり、各スイッチ３２に印加される
電圧は、該スイッチ３２のビットの重みに対応している
ようにインピーダンスが調整されている。
【００４５】オペアンプ３４は、スイッチ３２から出力
される電圧の入力を受けて、それを出力するものであ
る。また、オペアンプ３４には、帰還インピーダンスが
接続されている。
される電圧の入力を受けて、それを出力するものであ
る。また、オペアンプ３４には、帰還インピーダンスが
接続されている。
【００４６】次に、ユークリッド距離算出器２３の動作
を説明すると、入力された電圧は、Ａ／Ｄ変換器３１に
よってデジタル値に変換され、そのビットパターンでス
イッチ３２が開閉される。そして、そのスイッチ３２に
インピーダンス素子３３を介して入力を受ける電圧が印
加される。
を説明すると、入力された電圧は、Ａ／Ｄ変換器３１に
よってデジタル値に変換され、そのビットパターンでス
イッチ３２が開閉される。そして、そのスイッチ３２に
インピーダンス素子３３を介して入力を受ける電圧が印
加される。
【００４７】そして、その電圧の二乗に対応する電圧が
オペアンプ３４に入力されることとなり、その電圧が出
力される。
オペアンプ３４に入力されることとなり、その電圧が出
力される。
【００４８】次に、パスメトリック算出器２の動作を説
明する。減算器２２が、アナログ直並列回路１から電
圧、例えばＶ１の印加を受けて、その電圧Ｖ１と、制御
部２１から入力される電圧、例えばＶ２との差に該当す
る電圧Ｖ１−Ｖ２＝−ΔＶをユークリッド距離算出器２
３に出力する。
明する。減算器２２が、アナログ直並列回路１から電
圧、例えばＶ１の印加を受けて、その電圧Ｖ１と、制御
部２１から入力される電圧、例えばＶ２との差に該当す
る電圧Ｖ１−Ｖ２＝−ΔＶをユークリッド距離算出器２
３に出力する。
【００４９】そして、ユークリッド距離算出器２３が、
（Ｖ１−Ｖ２）（Ｖ１−Ｖ２）＝ΔＶ・ΔＶを加算器２
４に出力する。そして、加算器２４が、入力されるパス
メトリックＶｋと該ユークリッド距離算出器２３の出力
ΔＶ・ΔＶとの和、Ｖｋ＋ΔＶ・ΔＶをサンプルホール
ド回路２５に出力する。サンプルホールド回路２５が該
電圧Ｖｋ＋ΔＶ・ΔＶを格納する。こうして、パスメト
リック算出器２は、従来の図１１に示す格子点内の数値
の二乗の値を各対応する格子点で格納しているようにな
る。
（Ｖ１−Ｖ２）（Ｖ１−Ｖ２）＝ΔＶ・ΔＶを加算器２
４に出力する。そして、加算器２４が、入力されるパス
メトリックＶｋと該ユークリッド距離算出器２３の出力
ΔＶ・ΔＶとの和、Ｖｋ＋ΔＶ・ΔＶをサンプルホール
ド回路２５に出力する。サンプルホールド回路２５が該
電圧Ｖｋ＋ΔＶ・ΔＶを格納する。こうして、パスメト
リック算出器２は、従来の図１１に示す格子点内の数値
の二乗の値を各対応する格子点で格納しているようにな
る。
【００５０】次にパスメトリック算出器２′は、図５に
示すように、制御部２１′と、減算器２２と、ユークリ
ッド距離算出器２３と、加算器２４と、サンプルホール
ド回路２５と、スイッチ２６と、比較切替器２７とから
構成されている。
示すように、制御部２１′と、減算器２２と、ユークリ
ッド距離算出器２３と、加算器２４と、サンプルホール
ド回路２５と、スイッチ２６と、比較切替器２７とから
構成されている。
【００５１】以下、各部を説明するが、減算器２２と、
ユークリッド距離算出器２３と、加算器２４と、サンプ
ルホールド回路２５とは、前述したパスメトリック算出
器２のものと同様のものであるので、その説明を省略す
る。
ユークリッド距離算出器２３と、加算器２４と、サンプ
ルホールド回路２５とは、前述したパスメトリック算出
器２のものと同様のものであるので、その説明を省略す
る。
【００５２】制御部２１′は、予め設定された、複数の
シンボルメトリックをスイッチ２６を介して減算器２２
に出力するものであり、同時にスイッチ２６に切替信号
を出力するものである。
シンボルメトリックをスイッチ２６を介して減算器２２
に出力するものであり、同時にスイッチ２６に切替信号
を出力するものである。
【００５３】スイッチ２６は、パスメトリックの入力を
受けるパスメトリック算出器２，２′を選択するスイッ
チである。具体的には、スイッチ２６ｂの接点Ａに接続
されているパスメトリック算出器２，２′から、加算器
２４が入力を受けるときには、スイッチ２６ａ、２６ｃ
ともに、接点Ａに接続するようになっている。
受けるパスメトリック算出器２，２′を選択するスイッ
チである。具体的には、スイッチ２６ｂの接点Ａに接続
されているパスメトリック算出器２，２′から、加算器
２４が入力を受けるときには、スイッチ２６ａ、２６ｃ
ともに、接点Ａに接続するようになっている。
【００５４】比較切替器２７は、サンプルホールド回路
２５ａ〜２５ｎを走査して、格納されている値の中で最
も小さいものをサンプルホールド回路２５ｘに出力する
ものである。
２５ａ〜２５ｎを走査して、格納されている値の中で最
も小さいものをサンプルホールド回路２５ｘに出力する
ものである。
【００５５】次に、パスメトリック算出器２′の動作に
ついて説明する。パスメトリック算出器２′は、２以上
のパスメトリックの入力を受けることができるものであ
るが、ここでは、簡単のため、入力されるパスメトリッ
クが２つの場合について、各入力されるパスのパスメト
リックが接点Ａが「１０」と接点Ｂが「０１」である場
合を例にとって説明する。
ついて説明する。パスメトリック算出器２′は、２以上
のパスメトリックの入力を受けることができるものであ
るが、ここでは、簡単のため、入力されるパスメトリッ
クが２つの場合について、各入力されるパスのパスメト
リックが接点Ａが「１０」と接点Ｂが「０１」である場
合を例にとって説明する。
【００５６】減算器２２にアナログ直並列回路１から電
圧Ｖ１（デジタル値で「０１」を表すものと仮定してい
る）が印加されると、減算器２２が、もう一方の接点に
スイッチ２６ａの接点Ａを介して、スイッチ２６ｂの接
点Ａに接続されるパスメトリック「１０」の値に対応し
て電圧Ｖ３（デジタル値で「１０」を表すものと仮定し
ている）を得ることになるので、その差、Ｖ１−Ｖ３が
ユークリッド距離算出器２３に出力される。
圧Ｖ１（デジタル値で「０１」を表すものと仮定してい
る）が印加されると、減算器２２が、もう一方の接点に
スイッチ２６ａの接点Ａを介して、スイッチ２６ｂの接
点Ａに接続されるパスメトリック「１０」の値に対応し
て電圧Ｖ３（デジタル値で「１０」を表すものと仮定し
ている）を得ることになるので、その差、Ｖ１−Ｖ３が
ユークリッド距離算出器２３に出力される。
【００５７】ユークリッド距離算出器２３が入力された
値の二乗値（Ｖ１−Ｖ３）（Ｖ１−Ｖ３）＝４ΔＶ・Δ
Ｖを出力し、加算器２４が該４ΔＶ・ΔＶとスイッチ２
６ｂの接点Ａに印加されるパスメトリック値の電圧Ｖｋ
とを加算して、Ｖｋ＋４ΔＶ・ΔＶをスイッチ２６ｃに
出力する。尚、Ｖｋもまた、Ｖ０〜Ｖ３の２電圧の電圧
差の二乗値の和であることから、Ｖｋ＝ｋΔＶ・ΔＶ
（ただし、ｋは正の整数）となっている。そして、サン
プルホールド回路２５ａが、その値Ｖｋ＋４ΔＶ・ΔＶ
を格納する。
値の二乗値（Ｖ１−Ｖ３）（Ｖ１−Ｖ３）＝４ΔＶ・Δ
Ｖを出力し、加算器２４が該４ΔＶ・ΔＶとスイッチ２
６ｂの接点Ａに印加されるパスメトリック値の電圧Ｖｋ
とを加算して、Ｖｋ＋４ΔＶ・ΔＶをスイッチ２６ｃに
出力する。尚、Ｖｋもまた、Ｖ０〜Ｖ３の２電圧の電圧
差の二乗値の和であることから、Ｖｋ＝ｋΔＶ・ΔＶ
（ただし、ｋは正の整数）となっている。そして、サン
プルホールド回路２５ａが、その値Ｖｋ＋４ΔＶ・ΔＶ
を格納する。
【００５８】そして、制御部２１′が切替信号をスイッ
チ２６に出力し、スイッチ２６は接点Ｂに切替わる。そ
して、減算器２２が、制御部２１′から、スイッチ２６
ａを介して、電圧Ｖ１を得ているので、Ｖ１−Ｖ１＝０
をユークリッド距離算出器２３に出力する。
チ２６に出力し、スイッチ２６は接点Ｂに切替わる。そ
して、減算器２２が、制御部２１′から、スイッチ２６
ａを介して、電圧Ｖ１を得ているので、Ｖ１−Ｖ１＝０
をユークリッド距離算出器２３に出力する。
【００５９】ユークリッド距離算出器２３が、その二乗
値０を加算器２４に出力し、加算器２４が、スイッチ２
６ｂの接点Ｂを介して入力される電圧Ｖｋ′と、ユーク
リッド距離算出器２３から入力される０との和、０＋Ｖ
ｋ′＝Ｖｋ′をスイッチ２６ｃに出力する。ここで、Ｖ
ｋ′もまた、Ｖ０〜Ｖ３の２電圧の電圧差の二乗の和で
あることから、Ｖｋ′＝ｋ′ΔＶ・ΔＶ（ただし、ｋ′
は正の整数）となっている。
値０を加算器２４に出力し、加算器２４が、スイッチ２
６ｂの接点Ｂを介して入力される電圧Ｖｋ′と、ユーク
リッド距離算出器２３から入力される０との和、０＋Ｖ
ｋ′＝Ｖｋ′をスイッチ２６ｃに出力する。ここで、Ｖ
ｋ′もまた、Ｖ０〜Ｖ３の２電圧の電圧差の二乗の和で
あることから、Ｖｋ′＝ｋ′ΔＶ・ΔＶ（ただし、ｋ′
は正の整数）となっている。
【００６０】すると、スイッチ２６ｃが接点Ｂに接して
いるので、サンプルホールド回路２５ｂがＶｋ′を格納
する。そしてＶｋ′＜Ｖｋ＋４ΔＶ・ΔＶとすると、比
較切替器２７が、サンプルホールド回路２５ｂに格納さ
れているＶｋ′が最も小さい値であるので、それをサン
プルホールド回路２５ｘに出力する。そして、サンプル
ホールド回路２５ｘが値Ｖｋ′を格納する。こうして、
パスメトリック算出器２′は、従来の図１１にある、対
応する格子点での値を表す電圧（二乗値）を格納してい
るようになる。
いるので、サンプルホールド回路２５ｂがＶｋ′を格納
する。そしてＶｋ′＜Ｖｋ＋４ΔＶ・ΔＶとすると、比
較切替器２７が、サンプルホールド回路２５ｂに格納さ
れているＶｋ′が最も小さい値であるので、それをサン
プルホールド回路２５ｘに出力する。そして、サンプル
ホールド回路２５ｘが値Ｖｋ′を格納する。こうして、
パスメトリック算出器２′は、従来の図１１にある、対
応する格子点での値を表す電圧（二乗値）を格納してい
るようになる。
【００６１】本実施の形態の最尤復号器によれば、ＤＳ
Ｐを用いずにアナログ回路によってビタビ復号化におけ
る格子点数値を算出するようにしているので、一括して
処理を行うことができ、高速化を図っても消費電力が増
大することがなく、消費電力を低減できる効果がある。
Ｐを用いずにアナログ回路によってビタビ復号化におけ
る格子点数値を算出するようにしているので、一括して
処理を行うことができ、高速化を図っても消費電力が増
大することがなく、消費電力を低減できる効果がある。
【００６２】
【発明の効果】請求項１〜４記載の発明によれば、アナ
ログ直並列変換回路で、入力データを２ビット単位でア
ナログの電圧値に変換し、その２ビット単位の電圧値を
順次振り分けて並列的に出力し、ビタビ復号化における
トレリス線図の格子点に各々配置された複数のパスメト
リック算出回路で、予め設定されたシンボルメトリック
と前記アナログ直並列変換回路からの値の差の二乗をハ
ミング距離としてパスメトリックを算出して前段から入
力されるパスメトリックと算出したパスメトリックの和
を後段に出力する最尤復号器としているので、アナログ
回路を用いて処理を行うことで消費電力を低減できる効
果がある。
ログ直並列変換回路で、入力データを２ビット単位でア
ナログの電圧値に変換し、その２ビット単位の電圧値を
順次振り分けて並列的に出力し、ビタビ復号化における
トレリス線図の格子点に各々配置された複数のパスメト
リック算出回路で、予め設定されたシンボルメトリック
と前記アナログ直並列変換回路からの値の差の二乗をハ
ミング距離としてパスメトリックを算出して前段から入
力されるパスメトリックと算出したパスメトリックの和
を後段に出力する最尤復号器としているので、アナログ
回路を用いて処理を行うことで消費電力を低減できる効
果がある。
【図１】本発明に係る最尤復号器の構成ブロック図であ
る。
る。
【図２】アナログシフトレジスタの回路の一例の回路図
である。
である。
【図３】アナログデマルチプレクサの回路の一例の回路
図である。
図である。
【図４】パスメトリック算出器２の回路の一例の回路図
である。
である。
【図５】パスメトリック算出器２′の回路の一例の回路
図である。
図である。
【図６】バッファの回路の例を示す回路図である。
【図７】サンプルホールド回路１２の一例を表す回路図
である。
である。
【図８】ユークリッド距離算出器２３の一例を表す回路
図である。
図である。
【図９】畳み込み符号化の状態遷移図である。
【図１０】畳み込み符号化の状態遷移を表すトレリス線
図である。
図である。
【図１１】ビタビ復号化を説明するトレリス線図であ
る。
る。
１…アナログ直並列回路、 ２，２′…パスメトリック
算出器、 １１…バッファ、 １２…サンプルホールド
回路、 １３…スイッチ、 ２１，２１′…制御部、
２２…減算器、 ２３…ユークリッド距離算出器、 ２
４…加算器、２５…サンプルホールド回路、 ２６…ス
イッチ、 ２７…比較切替器、 ３１…Ａ／Ｄ変換器、
３２…スイッチ、 ３３…インピーダンス素子、 ３
４…オペアンプ
算出器、 １１…バッファ、 １２…サンプルホールド
回路、 １３…スイッチ、 ２１，２１′…制御部、
２２…減算器、 ２３…ユークリッド距離算出器、 ２
４…加算器、２５…サンプルホールド回路、 ２６…ス
イッチ、 ２７…比較切替器、 ３１…Ａ／Ｄ変換器、
３２…スイッチ、 ３３…インピーダンス素子、 ３
４…オペアンプ
フロントページの続き (56)参考文献 特開 平８−84082（ＪＰ，Ａ) 特開 平８−32457（ＪＰ，Ａ) 特開 平２−170726（ＪＰ，Ａ) 特開 昭53−131717（ＪＰ，Ａ) 特開 平９−312576（ＪＰ，Ａ) 米国特許5430768（ＵＳ，Ａ) 国際公開91／3881（ＷＯ，Ａ) ＩＥＥＥ ＴＲＡＮＳ．ＣＯＭＭ．, ＶＯＬ．44，ＮＯ．２，Ｐ．165−171 ＰＲＯＣ．ＯＦ ＩＥＥＥ 1995 Ｃ ＵＳＴＯＭ ＩＮＴＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦ．Ｐ．567 −570 ＩＥＥＥ ＪＳＡＣ，ＶＯＬ．10，Ｎ Ｏ．１，1992，Ｐ．277−288 (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (4)
- 【請求項１】 入力データを２ビット単位で電圧値に変
換し、前記２ビット単位の電圧値を順次振り分けて並列
的に出力するアナログ直並列変換回路と、ビタビ復号化
におけるトレリス線図の格子点に各々配置され、前記ア
ナログ直並列変換回路からの入力を受けて、予め設定さ
れたシンボルメトリックと前記アナログ直並列変換回路
からの値の差の二乗をハミング距離としてパスメトリッ
クを算出して前段から入力されるパスメトリックと前記
算出したパスメトリックの和を後段に出力する複数のパ
スメトリック算出器とを有することを特徴とする最尤復
号器。 - 【請求項２】 パスメトリック算出器は、予め設定され
たシンボルメトリックに対応する電圧を出力する制御部
と、前記制御部から出力される電圧とアナログ直並列変
換回路から出力される電圧との差を算出する減算器と、
前記減算器で算出された電圧値の二乗値をハミング距離
として算出するユークリッド距離算出器と、前段から入
力されるパスメトリックに対応する電圧とハミング距離
に対応する電圧とを加算する加算器と、前記加算器から
入力された電圧を保持するサンプルホールド回路とを具
備するパスメトリック算出器であることを特徴とする請
求項１記載の最尤復号器。 - 【請求項３】 アナログ直並列変換回路におけるアナロ
グ電圧値の順次振り分けて並列的に出力する動作をアナ
ログレジスタ又はアナログデマルチプレクサにより実現
したことを特徴とする請求項１又は請求項２記載の最尤
復号器。 - 【請求項４】 パスメトリック演算器における前段のも
のは、１のアナログ直並列回路からの入力を受けてパス
メトリックを算出し、入力される１のパスメトリックと
前記算出したパスメトリックとの和を後段に出力するも
のであり、前記後段のものは、１のアナログ直並列回路
からの入力を受けてパスメトリックを算出し、入力され
る２のパスメトリックのうち小さい値を選択し、前記選
択したパスメトリックと前記算出したパスメトリックと
の和を出力するものであることを特徴とする請求項１又
は請求項２記載の最尤復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860896A JP2798647B2 (ja) | 1996-05-23 | 1996-05-23 | 最尤復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12860896A JP2798647B2 (ja) | 1996-05-23 | 1996-05-23 | 最尤復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09312575A JPH09312575A (ja) | 1997-12-02 |
| JP2798647B2 true JP2798647B2 (ja) | 1998-09-17 |
Family
ID=14988997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12860896A Expired - Fee Related JP2798647B2 (ja) | 1996-05-23 | 1996-05-23 | 最尤復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798647B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869347B1 (ko) * | 2006-12-19 | 2008-11-19 | 전북대학교산학협력단 | 아나로그 신호처리 셀의 2 차원 배열과 멀티플렉서에 의한고 효율 비터비 디코더의 구조 및 비터비 디코딩 방법 |
-
1996
- 1996-05-23 JP JP12860896A patent/JP2798647B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| ＩＥＥＥ ＪＳＡＣ，ＶＯＬ．１０，ＮＯ．１，１９９２，Ｐ．２７７−２８８ |
| ＩＥＥＥ ＴＲＡＮＳ．ＣＯＭＭ．，ＶＯＬ．４４，ＮＯ．２，Ｐ．１６５−１７１ |
| ＰＲＯＣ．ＯＦ ＩＥＥＥ １９９５ ＣＵＳＴＯＭ ＩＮＴＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＣＯＮＦ．Ｐ．５６７−５７０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09312575A (ja) | 1997-12-02 |
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