JPS6017256B2 - 符号化および復号に共通ｄａ変換器を用いるｐｃｍ符号化／復号装置 - Google Patents

Description

【発明の詳細な説明】 主にパルス符号変調（ＰＣＭ）装贋においてアナログ信
号、例えば同種の信号の通話、の符号化と復号を意図し
たｃｏｄｅｃ（コーダノデコーダ）に関するものであり
、特定すれば幾つかのＰＣＭチャネルによって時分割さ
れていないいわゆる回線単位ｃのｅｃに適用できるもの
である。

このようなｃｏｄｅｃの特定のかつ普通に用いられる種
類は、符号化及び復号のためのいわゆるＤＡ変換器（Ｄ
ＡＣ）によっている。

通常ＤＡＣは、変換されるべきディジタルコードによっ
てセットされる多数の電子回路スイッチと組合せた抵抗
回路網を含んでいる。この組合せ回路網からのアナログ
出力信号は、次にスイッチの設定と所望の伝達特性とに
よって基準入力信号と関係づけられる。この基準信号は
、普通樋性を選択できる固定電圧である。容認できる信
号対塁子化雑音比を保ちながら符号化されるべき信号レ
ベルにおける大きな変動を調整するため、圧伸を用いる
圧縮パルス符号変調（ＣＰＣＭ）が用いられるのが通例
である。これは通信工業において標準と認められている
庄伸則、例えばいわゆるＵ一則またはいわゆるＡ一別、
の１つに従うことができる。公知のように、圧伸は、入
力信号と得られるＣＰＭコードとの間に非直線伝達特性
を必要とする。復号過程においては、全体の伝達特性が
、通話信号の符号化を復号の両方が行われたのちに、線
形であるようにするための逆の伝達特性が適用される。
この要求は、符号化と復号の両方に対して同じＤＡＣを
用いるこせによって少なくとも近似的に満たすことがで
きる。ＤＡＣは、回線単位ｃｏｄｅｃを用いるＰＣＭ装
置の最も複雑で高価な部品の１つであるから、符号化過
程と復号過程の両方に対してＤＡＣをこのように標準化
することは非常に望ましい。経済性と回路の簡易化の観
点からさらに望ましいこは、各回線における符号化と復
号の両方に対して単一のＤＡＣを用いることであろう。
しかしｃのｅｃの中に１つのＤＡＣを多重利用すること
をよく調べると、あるジレンマに遭遇する。圧伸が用い
られるかどうかに関係なく、符号化の間の判断レベルと
復号の間の再生レベルは一致しない。実際は、エンドッ
ーェンド接続において全体の信号の劣化を最小にするた
めに、復号中の再生レベルは、符号化中の対応する判断
レベルの正確に中間でなければならない。従って符号化
と復号に対しそて個別ＤＡＣを用いること、あるいはＤ
ＡＣの伝達特性を符号化モードと復号モードの間の制御
信号によって変更できるようにＤＡＣに複雑にすること
が必要である以前には考えられていた。本発明は、同じ
ＤＡＣをＤＡＣに回路の複雑性を加える必要ないこ符号
化と復号の両方に用いるこせのできるように前記ジレン
マに簡単な解決を与えるものである。本発明によれば基
本的原理は、各ＰＣＭ語に対して唯一の標本を発生する
とせいう通常の手段に対して各受信ＰＣＭ語に対して復
号のときに２つの標本を発生するこせである。在釆のＰ
ＣＭ装置においては、標本は離日ｚの速度で、すなわち
１２坪ｓの時限で発生される。本発明によれば復号の間
、標本はこの速度の２倍、すなわち１腿Ｈｚで、好まし
くは６２秋ｓの時限で発生される。受信ＰＣＭ語毎の２
つの標本の第１のものは、所望の再生レベルより上の最
も近い判断レベルにＤＡＣを設定することによって発生
される。第２の標本はＤＡＣを所望の再生レベルより下
の最も近い判断レベルに設定することによって発生され
る。次に第２の標本が装置における基本標本化速度を雛
批と仮定すると、６２５ｒｓののちにｃのｅｃの出力に
加えられる。もちろん、標本の順序は逆にするこができ
る。すなわち小さい方の振幅の標本が最初に作られて、
大きい方の振幅の標本が６２＄ｓののちに作られてもよ
い。この選択は実用上の実施の問題である。２つの標本
は、ＤＡＣを設定するために用いられるＰＣＭ語におい
て１つの最下位ビット（瓜Ｂ）だけしか違わないので、
２つの標本の入ＰＣＭ語を修飾するこは、ＤＡＡＣに用
いる制御論理回路において簡単な追加のディジタル回路
を必要とするだけである。

本発明を実施するに必要な制御回路の変更に含まれるも
のはまた基本復号時限当りに１標本ではなく等間隔の２
つの標本を発生するタイミング装置である。半導体工業
によって開発された現代の大規模集積（ＢＩ）技術を用
いて、回路のこのような変更または追加は、符号化と復
号のための個別のＤＡＣを備える費用または符号化と復
号の間に異なるレベルを与える単一ＤＡＣを変更するコ
ストより非常に低いコストで行なうことができる。基本
的標本化時限、例えば１２＆ｓの時限の間に２つの標本
を与えるということによって得られらる結果は、その時
限の間に受信された平均信号値が発生した２つの信号レ
ベルの中間に存在するということである。これはまさに
適正な再生レベルに到達するために望まれていることで
ある。その時は、復号出力信号を受ける在来のフィル夕
がその出力に所望の再生レベルに対応する適正な平均信
号を与えることができる。振幅がＩＬＳＢだけ異なり通
常の標本化速度の２倍で発生する２つのこのような標本
は、通常の標本化速度、例えば雛批に等しい基本変調周
波数を有する矩形波の振幅変調信号とみなすことができ
る。

このような矩形波においては、不必要な奇数高調波もあ
るが、それらの振幅が基本波の振幅より非常に小さいの
で、それらは通常の種類のＰＣＭデコーダに適当な任意
のフィル夕によって適切に減衰させることができる。例
えば、それらは３００〜３４０皿Ｈｚ帯城にある信号周
波数を普通にもっている通信装置において、必比以上の
周波数を十分除波する低域フィル外こよって適切に減衰
できるというこを容易に示すことができる。さらに、高
周波周波数における変調の度合は考えるすべての信号レ
ベル、すなわち最大から約４ＭＢ低い信号レベルより高
い信号レベルに対して非常に低い。第１図に図式的に示
したｃｏｄｅｃにおいては、図面を簡単にするために主
に構成要素間に１線接続が示されている。

各線は幾つかの導体または制御経路を示すことは当業者
には明らかである。本発明のｃｏｄｅｃのこの実施例の
主な構成要素は、入力標本化／保持回路（入力Ｓ／日回
路）１００、比較器１０１、制御論理／タイミング回路
１０２、８−ビット・レジスタ１０３、共通ＤＡ変換器
（ＤＡＣ）１ ０４、出力標本化／保持回路（出力ｓ／
日回路）１０５、出力低域フィル夕１０６及びクロツク
１０７から成っている。符号化されるアナログ信号は、
入力経路１１０を通って供給され、符号化される標本化
済み信号レベルは、経略１１１を通って比較器１０１へ
供給される。

比較器１０１の出力を経路１１２を通して受ける制御論
理／タイミング回路１０２は経路１１３を通ってクロッ
クパルスによって制御され、経路１１４を通ってくる適
当な回路（図示なし）からの通常のスタートまたはスト
ローフパルスによって制御される。入力ＰＣＭ信号はま
た母線１１５を通って供給される。制御論理／タイミン
グ回路１０２の出力は、８ービット・レジスタ１０３へ
の８ービツト・リード１１６と読出し制御経路１１７を
含んでいる。８−ビット・レジスタ１０３からの生力は
、それを共通ＤＡＣＩ０４と相互接続する８ービット・
リード１１８を含んでいる。

ＰＣＭ出力母線は、参照番号１ １９によって普通に示
されている。ＤＡＣＩ０４からの出力経路１３川ま、経
路１３１を通して比較器１００ １へ及び経路１３２を
通って出力Ｓ／日回路１０５へ共に信号を与える。最後
に復号されたアナログ出力信号は、経路１１３を通して
低域フィル夕１０６を介して出力経路へ与えられる。標
本化／保持回路１００及び１０５は図に示されているよ
うにまたそれぞれ制御回路１５０及び１５１によって制
御回路兼タイミング回路１０２から制御される。第１図
の装置において符号化する手順を次に簡単に説明する。

基本標本化サイクルが１２坪ｓの時限を占めるように桃
Ｈｚ標本化速度を用いると仮定する。そのとき経路１１
０の上の入力アナログ信号が入力Ｓ／日回路１０川こよ
って各標本化サイクルの始端において標本化され、１２
秋ｓの時限の残りの間そこに保持される。経路１１１を
通して与えられるこのアナログ信号レベルは、比較器１
０１においてＤＡＣ１０４からの経路１３０〜１３１の
上のアナログ出力と比較される。経路１１２の上の比較
器１０１の出力によって制御論理／タイミング回路１０
２が８−ビットレジスタ１ ０３からの出力を、ＤＡＣ
Ｉ ０４からのアナログ出力を入力Ｓ／日回路１００か
らのアナログ入力信号に整合させるような方向に変える
。この整合過程に対しては、多くの代替方策またはアル
ゴリズムを用いることができる。応答速度の観点から最
も効率的なのは普通の連続近似技術によって最終値に近
付けることである。用いる方法に関係なく、ＤＡＣＩ０
４を制御するビットの操作の最終結果は、経略１ １
１の上の標本化された入力信号と８−ビット・レジスタ
１０３の出力からの１つの最下位ビット（ＢＢ）に相当
する１ステップ未満の違いである経路１１３〜１３１の
上のアナログ出力に対応するセッチィング（すなわちＰ
ＣＭ語）でなければならない。言い方を変えると、経路
１１２の上の比較器１０１からの出力はＢＢだけの中の
変化に応答して変化しなければならない。経路１５０を
通って与えられる論理信号レベルは、入力Ｓノ日回路１
１０がアナログ入力信号を追跡しているかどうか（すな
わちこの信号を標本化しているどうか）またはそれがこ
の入力信号の値を保持期間の開始のときの状態のままに
保持しているかどうかを決定する。

出力Ｓ／日回路１０５は同様に経路１５１を通して論理
信号レベルによって制御される。慣例によって、８ービ
ツト・レジスタ１０３のセッチィングはＰＣＭ出力母線
１ １９の上の世ＰＣＭ語として用いられる。

米国で用いられている普通のＤ２／Ｄ３フオーマットを
用いて出ＰＣＭ語の振幅ビットは実際にはほぼ対数ベー
スで標本化されたレベルの振幅を表す通常の２進講の橘
数である。従って、伝達特性に関する１ステップの下側
境界は、２進語の普通の「高い方の値」に対応し、逆も
また真である。従ってこれは符号ビット（すなわち最上
位ビット（ＭＳＢ））と一緒に符号化された信号を表す
ものとしてＰＣＭ出力母線１１９へ伝送される語である
。それゆえ、８−ビット・レジスタ１０３の内容がＩＬ
ＳＢだけの差が比較器１０１の論理出力を変えるように
なっているとき、それは次に制御論理兼タイミング回路
１０２によって決定される時間に出力母線１１９の上に
取出される所望のＰＣＭ語を表す。この語は特定の用途
が指示するに従って並列または直列いずれの形において
も伝送できることは当業者に分かるであろう。クロック
１０７によって与えられる周波数及び制御論理兼タイミ
ング回路１０２のパラメータは完全な符号化操作が１２
＆ｓサイクルの最初の部分の間に完了するように選ばれ
てサイクルの残りの時間が回路が復号化操作を共通ＤＡ
ＣＩ ０４の使用によって行うのに十分なようにしなけ
ればならない。

第１図の装置における復号過程は符号化過程より著しく
少ない時間しか必要としない。

原則として、復号は入力母線１１５の上の入ＰＣＭコー
ドが８−ビット・レジスタを介して共通ＤＡＣＩ ０４
に加えられ、かつそのあとで出力Ｓ／日回路１０５が経
路１３０の上のアナログ出力信号を取得して蓄積できる
ように１２５仏ｓの時限以内の時間の間「標本化」のた
めに切替えられることを必要とするだけである。そのあ
とで出力Ｓ／日回路１０５を「保持」に切替えて次の符
号化操作の間ＤＡＣＩ０４をあきにすることができる。
本発明の好ましい形によれば、復号は６２秋ｓ時限毎に
２つの同様のステップで実行される。

このことは符号化が２つの６２秋ｓ時限の１つの中で起
らなければならないことまたはそれが第２の復号標本化
の間中断されなければならないことを意味する。後者の
方法は制御論理／タイミング回路をいくらかより複雑に
するが、それは符号化にさらに多くの合計時間が利用で
きるという利点をもっている。これは次に精度を向上し
、比較器１０１または共通ＤＡＣＩ０４、または両方に
関する速度の要求をよりゆるやかにする。この好ましい
実施例が第２図に示した図解ブロック線図に示されてい
る。この実施例の操作を解析するに当って第３図のタイ
ミング線図をも参照する。次に第２図を参照すると構成
要素の多くは第１図の回路における構成要素と本質的に
同じであり従って詳細について再びは説明しない。

このような同機の構成要素は、アナログ入力経路２１０
、入力Ｓ／日回路２００、比較器２０１、共通ＤＡ変換
器（ＤＡＣ）２０４、出力Ｓ／日回路２０５、出力低域
フィル夕２０６及びクロック２０７を含んでいる。種々
の他の入力信号経路をもまた第１図のものに対応し、詳
細は説明しないが例えば経路２１０及び２１１などであ
る。種々の制御経路もまた第１図のものに対応し、例え
ばスタートまたはストローブ経路２１４、入力Ｓ／日回
路２００への論理制御経路２５０及び出力Ｓ／日回路２
０５への論理制御経路２５１ならびに経路２１３を通し
て与えられるクロツクパルスである。同様に出力経路の
多くが経路２３０〜２３１，２３２，２３３及び２３４
を含む第１図のものに対応する。第１図の同様な要素に
比べて原理的な差は、第１図の制御論理／タイミング回
路１０２と８−ビット・レジスタ１０３がこんどは主制
御論理／タイミング回路２６０、入力母線２１９を通し
てＰＣＭ出力を与える関連のレジスタＲ，を含む連続近
似レジスタ制御回路（ＳＡＲＣ）２６１，ＰＣＭ入力を
入力母線２１５を通して受ける個別レジスタＲ２及びそ
れぞれ８−ビット・リード２１８Ａ及び２１８Ｂを通し
てレジスタＲ，及びＲ２から入力を受取る共通セレクタ
２６２によって贋換えられている。最後にセレクタ２６
２は１箱の８−ビット・リード２１ ８Ｃによって共通
ＤＡＣ２０４と相互接続されている。第２図の図解線図
を簡単にするために、制御論理／タイミング回路２６０
とＳＡＲＣ２６１との間にはただ１つの制御経路２６３
しか示されていない。

同様に制御論理／タイミング回路２６０としジスタＲ２
との間には１つの制御経路２６４しか示されていない。
実際には、幾つかの経路が当業者によって分かるように
各指示された制御接続のために必要である。例えばＳＡ
ＲＣ２６１とその関連のレジスタＲ，の制御は少なくと
も次の機能を達成するために制御論理／タイミング回路
２６０と相互接続する必要がある：‘ａ｝直列または並
列のいずれかでＲ，の内容を読出すこと、｛ｂＳＡＲＣ
２６１を（すぐあとでさらに詳細に説明するように）利
用できる符号化時限の中で符号化サイクルを完了するの
に適当な適切な２次クロツク速度で操作すること及び‘
ｃーレジスタＲ，を０にセットすること。同様にして、
レジスタＲ２の制御は、次の機能を達成するための制御
論理／タイミング回路２６０との相互接続が必要である
：【ａ｝適当な時限の間直列または並列のいずれかで受
信ＰＣＭ語を諺込むこと及び｛ｂ｝以下に検討されるよ
うに適当な時間の点でレジスタＲ２の内容を変更するこ
と。セレクタ２６２はまた２つのレジスタＲ，及びＲ２
のどちらが共通ＤＡＣ２０４へ代りとして接続されるか
を決めるように制御論理／タイミング回路２６０から講
出し制御経路２１７を通して制御されらるものとして図
解的に示されている。次に第２図の回路の基本的符号化
及び復号機能を詳細に説明する。

この関係では、第３図のタイミング線図にある例示的波
形を参照する。先に述べたように、復号が６２＆ｓの時
限で２つ同様なステップで行われることが好ましく、そ
してそれは符号化が２つの６２＆ｓ時限の１つの中で達
成されなければならないことまたは符号化過程が第２の
復号時限の間中断されなけれだならないことせのいずれ
かを意味する。第２図に示され第３図の波形に示された
例示的実施例においては、直列ＰＣＭ出力は１５４４Ｍ
ｂ／ｓビット速度に対応する約５．沙ｓの時限以内で８
ビットの位置をもつものと仮定された。これは逆に基本
的な腿Ｈｚ標本化速度に対応する。完全に１２５〆ｓの
１サイクルは、ｔｏ〜ｔ８によって示された下側に記し
てあるある時間点をもった第３図において時限ら〜ｒｏ
の間に表わされている。クロックパルス（正確な目盛り
ではない）は、第３図の中で波形Ａによって表わされて
いる。これらは例えば１２雛Ｔｚの周波数で繰返すこと
ができる。第３図の波形Ｂで示された時聞けこおいて経
略２１４を通してスタートまたはストローフパルスが発
生すると、制御論理／タイミング回路２６０力＄ＡＲＣ
２６１と制御経路２６３とを介してレジスタＲ，、を活
動させる。同時にレジスタＲ２が制御経路２６４を通し
て生かされて、入力母線２１５の上のＰＣＭ入力信号を
受取る。最初の約５．かｓの間、先行の１１２５〆ｓサ
イクルの間にアナログ入力標本を符号化し結果としてレ
ジスタＲ，の中にあるＰＣＭ語がＰＣＭ出力母線２１９
へ読出される。同時に、新しい入ＰＣＭ語がＰＣＭ入力
母線２１５からしジスタＲ２の中に謙込まれる。これら
の操作は第３図の波形Ｃによって表わされている。波形
Ｄによって表わされているようにｔｏ〜らの時限内に、
入力Ｓ／日回路２００は「標本化」モードにセットされ
て入力経路２１０から新しい入力アナログ標本を受ける
。この標本化時間は余裕のないものではなく、この標本
を共通ＤＡＣ２０４が再び利用できるまでに使用できな
いので、例ば１坪ｓ以上の程度であってもよい。この比
較的長い標本化時間は標本の精度を向上し入力Ｓ／日回
路２００‘こ関する速度の要求を減らすのに役立つ。入
力ＰＣＭ語を受取った直後のｔ，のときに、セレクタ２
６２は、レジスタＲ２からの信号を受けるようにセット
されて、レジスタＲ２の内容がＤＡＣ２０４からのアナ
ログ出力を規定するようにする。

これは波形Ｅによって表わされている。ＤＡＣ２０４が
安定するに要する短時間ｔ，〜ｔ２ののち、出力Ｓ／日
２０５はアナログ信号をＤＡＣ２０４から取得するよう
にその「標本化」モードにセットされる。これは波形Ｆ
によって時限ｔ２〜ｔ３の範囲内に示されている。標本
化時限はＤＡＣ２０４の取得時間から必要な精度によっ
て決定されなければならない。実際の装置では１呼ｓの
程度の時限ら〜ｔ３が適当である。ｔ２〜らの範囲内の
出力標本化時限の終ったあとで、出力Ｓ／日回路２０５
が「保持」モード‘こセツトされて、セレクタ２６２が
レジスタＲ，から８−ビット信号を受取るようにセット
される。

次にこれは時間らの丁度あとで開始される符号化過程の
ために経路２６３を通して制御論理／タイミング回路２
６０からＳＡＲＣ２６１を制御することによってｃＭｅ
ｃを準備する。符号化時限は波形日によって表わされて
いる。上で行った過程によってｔ３〜ら内のこの最初の
符号化時限の間、４０〜４５仏ｓの程度の時間フレーム
をそれが再びＷこおいて中断されるまで利用できる。次
にその直後、時限ｔ６〜ｔ７の間、ＳＡＲＣが中断され
て約半フレームののちに（例えば１サイクルのスタート
から約６５〆ｓである時間Ｗこおいて）第２の出力標本
を与えるために、修飾された入力ＰＣＭ語を復号するの
に時限ｔ８〜しの中でＤＡＣ２０４を「借りる」ことが
できるようになる。第３図に示してあるように、波形Ｆ
の出力標本化時限は回路が安定できるように波形日の符
号化時限のスタートの直前、例えば時間らのそれぞれ直
前直後に終わるのが望ましい。ｔ３とｔ５との間のこの
最初の符号化時限の間に、波形Ｇによって表わされた臨
時のリセットパルスが時間りこおいてレジスタＲ２に送
られてその内容を本発明の原理に従って修飾する。

前述の記載によっていわゆるＤ２／Ｄ３コードフオーマ
ツトが用いられる場合、この修飾は最下位ビット（ＬＳ
Ｂ）位置にあるコード語に１ビットを加えることから成
っている。もちろん論理加算によって、これはまたコー
ド語の中の「上位Ｊビットの変更をもたらすことができ
る。例えば始めの修飾されていないコード語がすべての
絶対値ビットの位置において１をもっている１つの特殊
な場合がある。この場合には、修飾は７つの「振幅ビッ
ト」がすべて１のままで不変である最上位ビット「ＭＳ
Ｂ」の位置における変更をもたらすはずである。この特
別な場合は当業者によく知られた適当なディジタル論理
技術によって容易に処理できる。この加算の全体として
の結果は、ＤＡＣ２０４の絶対出力レベルが１ステップ
の大きさだけ減らされることになるはずである。

このステップの大きさは、この標本が贋れているコード
の位置によって決められるので、標本化されるレベルに
関係する。Ｒ２の修飾のための時間しの正確な点はタイ
ミング線図から明らかなようにぎりぎりのものではない
。前に述べたように、サイクルのスタート後約６２坪ｓ
にＳＡＲＣ２６１の操作は時限ら〜らの中で中断される
。

適当な保護時間ｔ５〜ｔ６ののちに、セレクタ２６２が
再びセットされて、時限ｔ〜ｔ７の闇にレジスタＲ２か
ら８−ビット標本を受取る（波形Ｅによる）。出力Ｓ／
日回路２０５が同時に時限ｔ６〜ｔ７の中でその「標本
化」モードに波形Ｆによって示されるようにセットされ
て、それによって振幅においてＩＬＳＢ低い第２のアナ
ログ信号レベルをＤＡＣ２０４から取得する。前述のよ
うに、標本化時間はＤＡＣＩ０４の取得時間から決めら
れ、かつ必要な装置の精度によって決められなければな
らない。約１０ｗｓ程度の復号時間が前述のように特定
の装置において適当である。出力Ｓ／日回路２０５には
比較的小さなレベルのシフトが課せられるだけなので、
この第２の標本化時限ｔ６〜いまサイクルの利用可能な
合計時間がぎりぎりになれば、第１の出力標本時限ｔ２
〜ｔ３より短くすることができる。出力Ｓ／日回路２０
５を「保持」状態に復元し、セレクタ２６２をレジスタ
Ｒ，からパルスを受けるようにリセットしたのち、符号
化過程は前述のようにＳＡＲＣ２６１の操作によって再
び続けることができる。

従って約４０仏ｓの程度の追加の符号化時間がこんどは
時間じから標本化サイクルの終りに近い時間ｔ８まで符
号化するのに利用できる。いま説明した中断装置は、第
１図の装置に比べて符号化するのに殆んど２倍の合計時
間を与える（例えば時限ら〜ｔ５十時限ら〜ｔ８の中）
。

これは符号化回路に対する速度の要求をそれによって最
小にするまで減らすことができるので顕著な利点である
。本発明のある好ましい特徴及び実施例を米国において
代表的に用いられている符号化と復号の法則及び速度に
関して説明しが、基本的原理は他の種類の符号化と復号
の法則及び速度例えばＡ−別によって氏伸するヨーロッ
パのＣＣＩＴＴ電気通信装置を有する装置に一般的に適
用できることが当業者には明らかであろう。

ディジタル伝送装置に適用できる工業標準の一般的議論
と符号化と復号に対する勧告については、１９７３芋に
国際電気通信連合発行の１９７２王１２月４〜１５日ジ
ュネーブにおける第５回総会について報告しているＣＣ
ＩＴＴのいわゆる「グリーンブックい第ｍ−２巻第７章
（特に３７２〜３７７ページ）を参照できる。本発明は
また他の標本化周波数及び他のチャネル寸法（チャネル
の数）をもった装置にも適用できる。例示の目的で示し
た特定タイミング配列はまた必要であれば符号化と復号
の操作が完全には周期していないブレシオクロナス操作
に対して変更できる。本発明はまた圧伸された符号化で
はなく線形符号化を用いるＰＣＭ装置において用いるこ
とができるが、後者の場合には本発明を用いることによ
って得られる利点は余り顕著ではない。本発明のある特
定の実施例を述べたが、これらは純粋に例示的であって
特許請求の範囲と精神によってみ制限されるものと考え
る。

【図面の簡単な説明】

第１図は本発明に従ってＰＣＭ信号を符号化及び復号す
る共通ＤＡＣを用いるｃのｅｃの１形態を示す簡易図式
線図、第２図は本発明を実施している共通ＤＡＣをもっ
たｃｏｄｅｅの変更形態を示す別の同様な図式線図、第
３図は第２図のｃｏｄｅｃの記載に関連して特に参照す
る１組の例示的波形を含むタイミング線図である。 １００，２００・・・入力Ｓ／日回路、１０１，２０１
・・・比較器、１０２，２６０・・・制御論理／タイミ
ング回路、１０３・・・８−ビット・レジスタ、１０４
，２０４・・・共通Ｄ／Ａ変換器、１０５，２０５・・
・出力Ｓ／日回路、１０６，２０６・・・出力低域フイ
ルタ、１０７，２０７…クロツク、１１０，２１０・・
・アナログ入力経路、１１４，２１４・・・スタートま
たはストロープ、１１５，２１５…ＰＣＭ入力母線、１
１６，１１８，２１８Ａ〜Ｃ…８ービツト・リード、
１１７…講出しリード、１ １９，２１９・・・ＰＣＭ
出力母線、１３４，２３４・・・アナログ出力経路、２
６１・・・連続近似レジスタ制御（ＳＡＲＣ）、２６２
…セレクタ、Ｒ，，Ｒ２…レジスタ、Ａ…クロックパル
ス、Ｂ…スタートまたはストローブ、Ｃ…ＰＣＭ入／出
、Ｄ・・・標本入力、Ｅ…セレク夕をレジスタＲ２へ、
Ｆ…標本出力、Ｇ・・・レジスタＲ２を修飾、日・・・
ＳＡＲＣを操作して符号化。 Ｆ等」 塾．ｆ 範９ヱ

Claims (1)

1. 【特許請求の範囲】 １ 入アナログ信号を符号化して出ＰＣＭ信号にし、か
   つ入ＰＣＭ信号を復号して出アナログ信号にし、すべて
   を基本標本化周波数における１サイクルに対応する選択
   された時限内で行う通信の符号化／復合装置において、
   マルチビツト入ＰＣＭキヤラクタ信号を前記時限の第
   １の予め定められた部分内で受信する機構と； 前記入
   ＰＣＭ信号を復号するのに用いる共通ＤＡ変換器（ＤＡ
   Ｃ）を含み復合機構と； 所望のアナログ再生レベルの
   一方の側に近い第１の判断レベルに前記ＤＡＣをセツト
   する制御機構と； 前記入ＰＣＭ信号を前記時限の第２
   の予め定められた部分内で修飾し、前記修飾されたＰＣ
   Ｍ信号を用いて前記再生レベルの反対側に近い第２の判
   断レベルに前記ＤＡＣをリセツトする機構と； 入アナ
   ログ信号を前記時限の第３の予め定められた部分の間に
   符号化して出ＰＣＭ信号にする前記共通ＤＡＣを含む符
   号化機構と； 前記第１と第２の判断レベルに対応する
   前記ＤＡＣからの結果として生じたアナログ信号を逐次
   に読出す機構と； 前記結果として生じた信号を平均し
   て前記２つの判断レベルの中間の値を有する復号された
   アナログ信号を与ける機構と；を含む通信符号化／復号
   装置。 ２ 前記第１と第２の時限を基本標本化周波数の２倍で
   開始するタイミング機構をさらに含み、第２の時限が前
   記時限の事実上中点値において始まり、それによつて前
   記出力再生レベルが前記判断点相互間の中間にあること
   を特徴とする特許請求の範囲第１項記載の装置。 ３ 前記符号化機構がさらに前記符号化あれた出ＰＣＭ
   信号を記憶する第１のデイジタル・レジスタを含み；
   前記復号機構がさらに前記入ＰＣＭ信号を記憶する第２
   のデイジタル・レジスタを含み：かつセレクタ機構が前
   記制御機構によつて制御されて前記時限の符号化部と復
   合部分の間前記レジスタを前記共通ＤＡＣへ交互にゲー
   トすることを特徴とする特許請求の範囲第２項記載の装
   置。