JP2894433B2 - 雑音発生器 - Google Patents
雑音発生器Info
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- JP2894433B2 JP2894433B2 JP8055254A JP5525496A JP2894433B2 JP 2894433 B2 JP2894433 B2 JP 2894433B2 JP 8055254 A JP8055254 A JP 8055254A JP 5525496 A JP5525496 A JP 5525496A JP 2894433 B2 JP2894433 B2 JP 2894433B2
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Description
【０００１】
【発明の属する技術分野】本発明は雑音発生器に関し、
特に音声帯域を扱うディジタル音声通信機器における雑
音発生方式に関する。
特に音声帯域を扱うディジタル音声通信機器における雑
音発生方式に関する。
【０００２】
【従来の技術】従来、ディジタル処理による雑音発生方
式においては、図３に示すように、ｎ段（ｎは正の整
数）のシフトレジスタ１１を用い、このシフトレジスタ
１１のｎ段目の出力を２のｎ乗周期の乱数として出力し
ている。
式においては、図３に示すように、ｎ段（ｎは正の整
数）のシフトレジスタ１１を用い、このシフトレジスタ
１１のｎ段目の出力を２のｎ乗周期の乱数として出力し
ている。
【０００３】すなわち、シフトレジスタ１１のｎ段中の
ｊ段目（ｊは正の整数、ｎ＞ｊ）の出力とｋ段目（ｋは
正の整数、ｎ＞ｋ＞ｊ）の出力とｎ段目の出力とを多項
式演算回路１２に入力し、この多項式演算回路１２の多
項式演算出力をシフトレジスタ１１の１段目に再帰的に
入力する。
ｊ段目（ｊは正の整数、ｎ＞ｊ）の出力とｋ段目（ｋは
正の整数、ｎ＞ｋ＞ｊ）の出力とｎ段目の出力とを多項
式演算回路１２に入力し、この多項式演算回路１２の多
項式演算出力をシフトレジスタ１１の１段目に再帰的に
入力する。
【０００４】これによって、シフトレジスタ１１のｎ段
目の出力が２のｎ乗周期の乱数をホワイトノイズ波形と
して出力している。上記のように構成された乱数発生器
の多項式演算回路１２を簡単なＥＸ−ＯＲ（排他的論理
和）回路等で構成すれば、１ビット乱数発生器になる。
このような乱数発生器については、特開平１−２５９６
０７号公報等に開示されている。
目の出力が２のｎ乗周期の乱数をホワイトノイズ波形と
して出力している。上記のように構成された乱数発生器
の多項式演算回路１２を簡単なＥＸ−ＯＲ（排他的論理
和）回路等で構成すれば、１ビット乱数発生器になる。
このような乱数発生器については、特開平１−２５９６
０７号公報等に開示されている。
【０００５】雑音を発生する方法としては上記のような
方法以外にも、実際のロジックハードウェアによる方法
やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｏｒ）を利用して実現する方法がある。
方法以外にも、実際のロジックハードウェアによる方法
やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅ
ｓｓｏｒ）を利用して実現する方法がある。
【０００６】
【発明が解決しようとする課題】上述したディジタル処
理による雑音発生方式では、多項式演算回路による方法
やロジックハードウェアによる方法、及びＤＳＰを利用
して実現する方法等があるが、これらの方法で発生した
ランダムな雑音に対しては音量の制御が必要となってく
る。
理による雑音発生方式では、多項式演算回路による方法
やロジックハードウェアによる方法、及びＤＳＰを利用
して実現する方法等があるが、これらの方法で発生した
ランダムな雑音に対しては音量の制御が必要となってく
る。
【０００７】ランダムな雑音に対して音量の制御を行う
場合には、乱数発生器の出力に接続するＤ／Ａ（ディジ
タル／アナログ）コンバータのアナログ出力に対してア
ッテネータ等による音量制御が必須となるが、Ｄ／Ａコ
ンバータは一般的にディジタル音声通信機器の主信号自
体のアナログ再生等に利用されているので、Ｄ／Ａコン
バータが雑音再生用として兼用されることが多い。
場合には、乱数発生器の出力に接続するＤ／Ａ（ディジ
タル／アナログ）コンバータのアナログ出力に対してア
ッテネータ等による音量制御が必須となるが、Ｄ／Ａコ
ンバータは一般的にディジタル音声通信機器の主信号自
体のアナログ再生等に利用されているので、Ｄ／Ａコン
バータが雑音再生用として兼用されることが多い。
【０００８】しかしながら、乱数発生器の出力をアナロ
グ信号に変換した後に音量制御を行うことは主信号自体
のパスに影響を与えるために好ましくなく、またディジ
タル化した信号の制御にアナログ機器を用いなければな
らず、ディジタル化した効果が薄れてしまう。
グ信号に変換した後に音量制御を行うことは主信号自体
のパスに影響を与えるために好ましくなく、またディジ
タル化した信号の制御にアナログ機器を用いなければな
らず、ディジタル化した効果が薄れてしまう。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、主信号自体のパスに影響を与えたりあるいはディ
ジタル化した信号の制御にアナログ機器を用いたりする
ことなく、ランダムな雑音に対して音量の制御を行うこ
とができる雑音発生器を提供することにある。
消し、主信号自体のパスに影響を与えたりあるいはディ
ジタル化した信号の制御にアナログ機器を用いたりする
ことなく、ランダムな雑音に対して音量の制御を行うこ
とができる雑音発生器を提供することにある。
【００１０】
【課題を解決するための手段】本発明による雑音発生器
は、サンプリングクロックによりディジタル音声を処理
する音声通信機器において疑似雑音を発生する雑音発生
器であって、前記サンプリングクロックを計数する計数
手段と、前記疑似雑音の音量に相当する振幅情報を予め
格納する格納手段と、乱数を発生する乱数発生手段と、
外部からのアドレス情報及び前記計数手段の計数結果に
よって前記格納手段から読出された前記振幅情報及び前
記乱数発生手段で発生された前記乱数を基に前記疑似雑
音を生成する生成手段とを備えている。
は、サンプリングクロックによりディジタル音声を処理
する音声通信機器において疑似雑音を発生する雑音発生
器であって、前記サンプリングクロックを計数する計数
手段と、前記疑似雑音の音量に相当する振幅情報を予め
格納する格納手段と、乱数を発生する乱数発生手段と、
外部からのアドレス情報及び前記計数手段の計数結果に
よって前記格納手段から読出された前記振幅情報及び前
記乱数発生手段で発生された前記乱数を基に前記疑似雑
音を生成する生成手段とを備えている。
【００１１】本発明による他の雑音発生器は、上記の構
成において、前記計数手段を、前記格納手段から読出さ
れた前記振幅情報内の特定ビットが所定値になった時に
前記計数結果を初期化するよう構成している。
成において、前記計数手段を、前記格納手段から読出さ
れた前記振幅情報内の特定ビットが所定値になった時に
前記計数結果を初期化するよう構成している。
【００１２】本発明による別の雑音発生器は、上記の構
成において、前記生成手段が、前記振幅情報及び前記乱
数をアナログ変換するディジタル／アナログ変換回路を
具備している。
成において、前記生成手段が、前記振幅情報及び前記乱
数をアナログ変換するディジタル／アナログ変換回路を
具備している。
【００１３】本発明によるさらに別の雑音発生器は、上
記の構成において、前記格納手段が、前記音量の大小に
夫々応じた複数の振幅情報各々を格納する複数の領域を
具備し、前記外部からのアドレス情報に応じて前記複数
の領域のうちの一つが指定されるようにしている。
記の構成において、前記格納手段が、前記音量の大小に
夫々応じた複数の振幅情報各々を格納する複数の領域を
具備し、前記外部からのアドレス情報に応じて前記複数
の領域のうちの一つが指定されるようにしている。
【００１４】
【発明の実施の形態】まず、本発明の作用について以下
に述べる。
に述べる。
【００１５】疑似雑音の音量に相当する振幅情報が予め
格納されたメモリからバイナリカウンタの計数結果と外
部からの選択信号とによって読出されたデータと乱数発
生器からの１ビットの乱数とをＤ／Ａ変換器でアナログ
雑音に変換する。
格納されたメモリからバイナリカウンタの計数結果と外
部からの選択信号とによって読出されたデータと乱数発
生器からの１ビットの乱数とをＤ／Ａ変換器でアナログ
雑音に変換する。
【００１６】これによって、主信号自体のパスに影響を
与えたりあるいはディジタル化した信号の制御にアナロ
グ機器を用いたりすることなく、ランダムな雑音に対し
て音量の制御を行うことが可能となる。
与えたりあるいはディジタル化した信号の制御にアナロ
グ機器を用いたりすることなく、ランダムな雑音に対し
て音量の制御を行うことが可能となる。
【００１７】また、ＤＳＰやＣＰＵに負担をかけること
なく、アナログ雑音の音量の制御が可能になるととも
に、バイナリカウンタやメモリに対しては時分割に処理
させる等の工夫が容易なので、音声通信機器に使用され
るトーン発生回路等との共通利用によって、ハードウェ
ア規模を小さくすることができ、回路をディジタル化し
た効果を向上させることが可能となる。
なく、アナログ雑音の音量の制御が可能になるととも
に、バイナリカウンタやメモリに対しては時分割に処理
させる等の工夫が容易なので、音声通信機器に使用され
るトーン発生回路等との共通利用によって、ハードウェ
ア規模を小さくすることができ、回路をディジタル化し
た効果を向上させることが可能となる。
【００１８】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
る雑音発生器はバイナリカウンタ１と、メモリ２と、パ
ラレル／シリアル変換器３と、乱数発生器４と、Ｄ／Ａ
（ディジタル／アナログ）変換器５とから構成されてい
る。
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、本発明の一実施例によ
る雑音発生器はバイナリカウンタ１と、メモリ２と、パ
ラレル／シリアル変換器３と、乱数発生器４と、Ｄ／Ａ
（ディジタル／アナログ）変換器５とから構成されてい
る。
【００１９】バイナリカウンタ１はサンプリングクロッ
クに同期してカウントアップするｍビットのカウンタで
あり、ＬＤ（ロード信号）端子へのメモリ２の出力Ｄ０
が所定値となった時に初期値にリセットされる。
クに同期してカウントアップするｍビットのカウンタで
あり、ＬＤ（ロード信号）端子へのメモリ２の出力Ｄ０
が所定値となった時に初期値にリセットされる。
【００２０】メモリ２には疑似雑音の音量に相当する振
幅情報が予め格納されており、外部から入力される（ｎ
−ｍ）ビットの選択信号が上位アドレスバスＡｍ＋１〜
Ａｎに接続され、バイナリカウンタ１の出力が下位アド
レスバスＡ１〜Ａｍに接続されている。
幅情報が予め格納されており、外部から入力される（ｎ
−ｍ）ビットの選択信号が上位アドレスバスＡｍ＋１〜
Ａｎに接続され、バイナリカウンタ１の出力が下位アド
レスバスＡ１〜Ａｍに接続されている。
【００２１】ここで、選択信号は図示せぬディップスイ
ッチあるいはＣＰＵから指示される音量の大小を示す信
号であり、任意に指定可能な信号である。すなわち、メ
モリ２は選択信号によって指定される上位アドレスＡｍ
＋１〜Ａｎで複数の領域（図示せず）に分割されてお
り、それら複数の領域各々には疑似雑音の音量の大小に
応じた振幅情報が格納されている。
ッチあるいはＣＰＵから指示される音量の大小を示す信
号であり、任意に指定可能な信号である。すなわち、メ
モリ２は選択信号によって指定される上位アドレスＡｍ
＋１〜Ａｎで複数の領域（図示せず）に分割されてお
り、それら複数の領域各々には疑似雑音の音量の大小に
応じた振幅情報が格納されている。
【００２２】例えば、メモリ２内のある領域には疑似雑
音の音量が大きい時の振幅情報が格納され、他の領域に
は疑似雑音の音量が小さい時の振幅情報が格納されるよ
うになっている。
音の音量が大きい時の振幅情報が格納され、他の領域に
は疑似雑音の音量が小さい時の振幅情報が格納されるよ
うになっている。
【００２３】メモリ２は選択信号及びバイナリカウンタ
１の出力によってアドレスが指示されると、そのアドレ
スから読出されたデータを出力Ｄ０〜Ｄ７として出力す
る。その場合、出力Ｄ０はバイナリカウンタ１のＬＤ端
子に出力され、出力Ｄ１〜Ｄ７はパラレル／シリアル変
換器３の端子Ｂ〜Ｈに出力される。
１の出力によってアドレスが指示されると、そのアドレ
スから読出されたデータを出力Ｄ０〜Ｄ７として出力す
る。その場合、出力Ｄ０はバイナリカウンタ１のＬＤ端
子に出力され、出力Ｄ１〜Ｄ７はパラレル／シリアル変
換器３の端子Ｂ〜Ｈに出力される。
【００２４】パラレル／シリアル変換器３は端子Ａに入
力される乱数発生器４からの１ビットの乱数と端子Ｂ〜
Ｈに入力されるメモリ２からのデータとをシリアルデー
タに変換する。したがって、パラレル／シリアル変換器
３の端子ＱＨからは乱数発生器４からの１ビットの乱数
を符号成分としてもつシリアルデータがＤ／Ａ変換器５
に出力される。
力される乱数発生器４からの１ビットの乱数と端子Ｂ〜
Ｈに入力されるメモリ２からのデータとをシリアルデー
タに変換する。したがって、パラレル／シリアル変換器
３の端子ＱＨからは乱数発生器４からの１ビットの乱数
を符号成分としてもつシリアルデータがＤ／Ａ変換器５
に出力される。
【００２５】Ｄ／Ａ変換器５はパラレル／シリアル変換
器３の端子ＱＨからのシリアルデータのうち乱数発生器
４からの１ビットの乱数で示される正負の符号をランダ
ムなデータとして処理し、メモリ２からのデータを振幅
情報とするアナログ雑音出力に変換する。
器３の端子ＱＨからのシリアルデータのうち乱数発生器
４からの１ビットの乱数で示される正負の符号をランダ
ムなデータとして処理し、メモリ２からのデータを振幅
情報とするアナログ雑音出力に変換する。
【００２６】尚、上記の構成においては、乱数発生器４
からの１ビットの乱数とメモリ２からのデータとをパラ
レル／シリアル変換器３でシリアルデータに変換してか
らＤ／Ａ変換器５に入力しているが、それら乱数発生器
４からの１ビットの乱数とメモリ２からのデータとを直
接Ｄ／Ａ変換器５に入力するようにしてもよい。その場
合、乱数発生器４からの１ビットの乱数をＤ／Ａ変換器
５の最上位ビットに入力するようにすればよい。
からの１ビットの乱数とメモリ２からのデータとをパラ
レル／シリアル変換器３でシリアルデータに変換してか
らＤ／Ａ変換器５に入力しているが、それら乱数発生器
４からの１ビットの乱数とメモリ２からのデータとを直
接Ｄ／Ａ変換器５に入力するようにしてもよい。その場
合、乱数発生器４からの１ビットの乱数をＤ／Ａ変換器
５の最上位ビットに入力するようにすればよい。
【００２７】図２は図１のメモリ２の構成例を示す図で
ある。図において、メモリ２は選択信号で指示される上
位アドレス「ＸＹ」と、バイナリカウンタ１の出力で指
示される下位アドレス「００」〜「０２」とによって指
定されるアドレスに疑似雑音の音量に相当するデータ
“０１１１１１０１”（‘７ＤＨ’）と“０１１１１１
１０”（‘７ＥＨ’）と“１１１１１１００”（‘ＦＣ
Ｈ’）とが夫々予め格納されている。これらのデータは
μ則ＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ）符号である。
ある。図において、メモリ２は選択信号で指示される上
位アドレス「ＸＹ」と、バイナリカウンタ１の出力で指
示される下位アドレス「００」〜「０２」とによって指
定されるアドレスに疑似雑音の音量に相当するデータ
“０１１１１１０１”（‘７ＤＨ’）と“０１１１１１
１０”（‘７ＥＨ’）と“１１１１１１００”（‘ＦＣ
Ｈ’）とが夫々予め格納されている。これらのデータは
μ則ＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏｄｕｌａｔｉ
ｏｎ）符号である。
【００２８】これら図１及び図２を用いて本発明の一実
施例の動作について説明する。まず、メモリ２は選択信
号として「ＸＹ」が、バイナリカウンタ１の出力として
初期値「００」が夫々入力されると、「ＸＹ００」のア
ドレスから“０１１１１１０１”のデータを出力する。
施例の動作について説明する。まず、メモリ２は選択信
号として「ＸＹ」が、バイナリカウンタ１の出力として
初期値「００」が夫々入力されると、「ＸＹ００」のア
ドレスから“０１１１１１０１”のデータを出力する。
【００２９】パラレル／シリアル変換器３は乱数発生器
４の出力と、メモリ２のデータ“１１１１１０１”とを
シリアルデータに変換してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５はこのシリアルデータをアナログ信号に
変換するので、Ｄ／Ａ変換器５からは“１１１１１０
１”を振幅としかつ乱数発生器４の出力で示される正ま
たは負のアナログ雑音が出力される。
４の出力と、メモリ２のデータ“１１１１１０１”とを
シリアルデータに変換してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５はこのシリアルデータをアナログ信号に
変換するので、Ｄ／Ａ変換器５からは“１１１１１０
１”を振幅としかつ乱数発生器４の出力で示される正ま
たは負のアナログ雑音が出力される。
【００３０】つまり、Ｄ／Ａ変換器５からはメモリ２の
データ“１１１１１０１”で指示される音量の正または
負のアナログ雑音が出力される。この場合、乱数発生器
４の出力が“１”であれば正のアナログ雑音が出力さ
れ、乱数発生器４の出力が“０”であれば負のアナログ
雑音が出力される。
データ“１１１１１０１”で指示される音量の正または
負のアナログ雑音が出力される。この場合、乱数発生器
４の出力が“１”であれば正のアナログ雑音が出力さ
れ、乱数発生器４の出力が“０”であれば負のアナログ
雑音が出力される。
【００３１】バイナリカウンタ１が次のサンプリングク
ロックによってカウントアップして「０１」を出力する
と、メモリ２は「ＸＹ０１」のアドレスから“０１１１
１１１０”のデータを出力する。
ロックによってカウントアップして「０１」を出力する
と、メモリ２は「ＸＹ０１」のアドレスから“０１１１
１１１０”のデータを出力する。
【００３２】パラレル／シリアル変換器３は乱数発生器
４の出力と、メモリ２のデータ“１１１１１１０”とを
シリアルデータに変換してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５はこのシリアルデータをアナログ信号に
変換するので、Ｄ／Ａ変換器５からは“１１１１１１
０”を振幅としかつ乱数発生器４の出力で示される正ま
たは負のアナログ雑音が出力される。
４の出力と、メモリ２のデータ“１１１１１１０”とを
シリアルデータに変換してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５はこのシリアルデータをアナログ信号に
変換するので、Ｄ／Ａ変換器５からは“１１１１１１
０”を振幅としかつ乱数発生器４の出力で示される正ま
たは負のアナログ雑音が出力される。
【００３３】さらに、バイナリカウンタ１がその次のサ
ンプリングクロックによってカウントアップして「０
２」を出力すると、メモリ２は「ＸＹ０２」のアドレス
から“１１１１１１００”のデータを出力する。
ンプリングクロックによってカウントアップして「０
２」を出力すると、メモリ２は「ＸＹ０２」のアドレス
から“１１１１１１００”のデータを出力する。
【００３４】パラレル／シリアル変換器３は乱数発生器
４の出力と、メモリ２のデータ“１１１１１００”とを
シリアルデータに変換してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５はこのシリアルデータをアナログ信号に
変換するので、Ｄ／Ａ変換器５からは“１１１１１０
０”を振幅としかつ乱数発生器４の出力で示される正ま
たは負のアナログ雑音が出力される。
４の出力と、メモリ２のデータ“１１１１１００”とを
シリアルデータに変換してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５はこのシリアルデータをアナログ信号に
変換するので、Ｄ／Ａ変換器５からは“１１１１１０
０”を振幅としかつ乱数発生器４の出力で示される正ま
たは負のアナログ雑音が出力される。
【００３５】この場合、メモリ２の出力Ｄ０が“１”に
なると、バイナリカウンタ１は初期値にリセットされる
ので、選択信号が「ＸＹ」のままであるならば、メモリ
２からは「ＸＹ００」〜「ＸＹ０２」のデータ“０１１
１１１０１”、“０１１１１１１０”、“１１１１１１
００”がサイクリックに出力されることとなる。
なると、バイナリカウンタ１は初期値にリセットされる
ので、選択信号が「ＸＹ」のままであるならば、メモリ
２からは「ＸＹ００」〜「ＸＹ０２」のデータ“０１１
１１１０１”、“０１１１１１１０”、“１１１１１１
００”がサイクリックに出力されることとなる。
【００３６】しかしながら、例えば、選択信号が「Ｘ
Ｚ」に変更されると、メモリ２からはアドレス「ＸＺ０
０」のデータが出力される。この選択信号が「ＸＺ」の
時に、メモリ２の出力Ｄ０が“１”になると、上記と同
様に、バイナリカウンタ１が初期値にリセットされるの
で、メモリ２からは上位アドレス「ＸＺ」のデータがサ
イクリックに出力されることとなる。
Ｚ」に変更されると、メモリ２からはアドレス「ＸＺ０
０」のデータが出力される。この選択信号が「ＸＺ」の
時に、メモリ２の出力Ｄ０が“１”になると、上記と同
様に、バイナリカウンタ１が初期値にリセットされるの
で、メモリ２からは上位アドレス「ＸＺ」のデータがサ
イクリックに出力されることとなる。
【００３７】上記の動作において、メモリ２からの出力
値は最終的にＤ／Ａ変換器５に入力される振幅情報とな
るので、Ｄ／Ａ変換器５からのアナログ雑音出力の音量
はメモリ２に格納する値を設定することで、自由に組合
わせることが可能である。
値は最終的にＤ／Ａ変換器５に入力される振幅情報とな
るので、Ｄ／Ａ変換器５からのアナログ雑音出力の音量
はメモリ２に格納する値を設定することで、自由に組合
わせることが可能である。
【００３８】また、メモリ２に記憶させるデータはバイ
ナリカウンタ１が無限にアドレスのカウントアップを行
わないようにするために最終データのＤ０ビットに
“１”を記憶させ、それ以外のデータのＤ０ビットに
“０”を記憶させる。これによって、メモリ２の任意の
アドレスでバイナリカウンタ１を初期化することができ
る。
ナリカウンタ１が無限にアドレスのカウントアップを行
わないようにするために最終データのＤ０ビットに
“１”を記憶させ、それ以外のデータのＤ０ビットに
“０”を記憶させる。これによって、メモリ２の任意の
アドレスでバイナリカウンタ１を初期化することができ
る。
【００３９】このように、疑似雑音の音量に相当する振
幅情報が予め格納されたメモリ２からバイナリカウンタ
１の計数結果と外部からの選択信号とによって読出され
たデータと乱数発生器４からの１ビットの乱数とをＤ／
Ａ変換器５でアナログ雑音に変換することによって、主
信号自体のパスに影響を与えたりあるいはディジタル化
した信号の制御にアナログ機器を用いたりすることな
く、ランダムな雑音に対して音量の制御を行うことがで
きる。
幅情報が予め格納されたメモリ２からバイナリカウンタ
１の計数結果と外部からの選択信号とによって読出され
たデータと乱数発生器４からの１ビットの乱数とをＤ／
Ａ変換器５でアナログ雑音に変換することによって、主
信号自体のパスに影響を与えたりあるいはディジタル化
した信号の制御にアナログ機器を用いたりすることな
く、ランダムな雑音に対して音量の制御を行うことがで
きる。
【００４０】これによって、図示せぬＤＳＰやＣＰＵに
負担をかけることなく、アナログ雑音の音量の制御が可
能となる。また、バイナリカウンタ１やメモリ２に対し
ては時分割に処理させる等の工夫が容易なので、音声通
信機器に使用されるトーン発生回路等との共通利用によ
って、ハードウェア規模を小さくすることができ、回路
をディジタル化した効果を向上させることができる。
負担をかけることなく、アナログ雑音の音量の制御が可
能となる。また、バイナリカウンタ１やメモリ２に対し
ては時分割に処理させる等の工夫が容易なので、音声通
信機器に使用されるトーン発生回路等との共通利用によ
って、ハードウェア規模を小さくすることができ、回路
をディジタル化した効果を向上させることができる。
【００４１】
【発明の効果】以上説明したように本発明によれば、サ
ンプリングクロックによりディジタル音声を処理する音
声通信機器において、疑似雑音の音量に相当する振幅情
報を予めメモリに格納しておき、このメモリからサンプ
リングクロックの計数結果と外部からのアドレス情報と
によって読出された振幅情報及び１ビットの乱数を基に
疑似雑音を生成することによって、主信号自体のパスに
影響を与えたりあるいはディジタル化した信号の制御に
アナログ機器を用いたりすることなく、ランダムな雑音
に対して音量の制御を行うことができるという効果があ
る。
ンプリングクロックによりディジタル音声を処理する音
声通信機器において、疑似雑音の音量に相当する振幅情
報を予めメモリに格納しておき、このメモリからサンプ
リングクロックの計数結果と外部からのアドレス情報と
によって読出された振幅情報及び１ビットの乱数を基に
疑似雑音を生成することによって、主信号自体のパスに
影響を与えたりあるいはディジタル化した信号の制御に
アナログ機器を用いたりすることなく、ランダムな雑音
に対して音量の制御を行うことができるという効果があ
る。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のメモリの構成例を示す図である。
【図３】従来例の構成を示すブロック図である。
１ バイナリカウンタ ２ メモリ ３ パラレル／シリアル変換器 ４ 乱数発生器 ５ ディジタル／アナログ変換器
Claims (4)
- 【請求項１】 サンプリングクロックによりディジタル
音声を処理する音声通信機器において疑似雑音を発生す
る雑音発生器であって、前記サンプリングクロックを計
数する計数手段と、前記疑似雑音の音量に相当する振幅
情報を予め格納する格納手段と、乱数を発生する乱数発
生手段と、外部からのアドレス情報及び前記計数手段の
計数結果によって前記格納手段から読出された前記振幅
情報及び前記乱数発生手段で発生された前記乱数を基に
前記疑似雑音を生成する生成手段とを有することを特徴
とする雑音発生器。 - 【請求項２】 前記計数手段は、前記格納手段から読出
された前記振幅情報内の特定ビットが所定値となった時
に前記計数結果を初期化するよう構成したことを特徴と
する請求項１記載の雑音発生器。 - 【請求項３】 前記生成手段は、前記振幅情報及び前記
乱数をアナログ変換するディジタル／アナログ変換回路
を含むことを特徴とする請求項１または請求項２記載の
雑音発生器。 - 【請求項４】 前記格納手段は、前記音量の大小に夫々
応じた複数の振幅情報各々を格納する複数の領域を含
み、前記外部からのアドレス情報に応じて前記複数の領
域のうちの一つが指定されるようにしたことを特徴とす
る請求項１から請求項３のいずれか記載の雑音発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8055254A JP2894433B2 (ja) | 1996-03-13 | 1996-03-13 | 雑音発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8055254A JP2894433B2 (ja) | 1996-03-13 | 1996-03-13 | 雑音発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246869A JPH09246869A (ja) | 1997-09-19 |
| JP2894433B2 true JP2894433B2 (ja) | 1999-05-24 |
Family
ID=12993468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8055254A Expired - Lifetime JP2894433B2 (ja) | 1996-03-13 | 1996-03-13 | 雑音発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894433B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000269745A (ja) | 1999-03-18 | 2000-09-29 | Ando Electric Co Ltd | 雑音発生装置 |
| KR20030020023A (ko) * | 2001-08-29 | 2003-03-08 | 엘지이노텍 주식회사 | 고주파 노이즈 발생장치 및 이를 이용한 노이즈 발생방법 |
-
1996
- 1996-03-13 JP JP8055254A patent/JP2894433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246869A (ja) | 1997-09-19 |
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