JPH0239099A - 楽音発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は楽音発生装置に関し、特に波形メモリから楽音
波形を読出す方式の楽音発生装置において、上記波形メ
モリをアドレスする方式を改良した楽音発生装置に関す
る。

〔従来の技術〕

波形メモリを有する楽音発生装置における波形読出し方
式としては１例えば、特公昭５２−３０８・１４号公報
に開示されているクロックパルス選択方式が知られてい
る。

この方式においては、選択されたｆｆ符音に対応する周
波数Ｎｆ（ここで、Ｎ：ディジタル波形のサンプル点の
数、ｆ：選択された音符音の周波数）を有するクロック
信号を送り出し、このクロック信号を、波形メモリから
ディジタル波形を読出すための時間軸として用いるもの
である。

しかし、この方式には、波形メモリ読出しの設定におけ
る自由度が低いという問題があった。

〔発明が解決しようとする課題〕

上記従来方式における問題を解消するものとして、例え
ば、米国特許筒３，７４３，７５５号により１周波数ナ
ンバ加算力式が提案されている。この方式は１周波数ナ
ンバをアドレスに繰り返し加算して所望のアドレスを得
るようにしたものであるが、この方式においては、加算
するデータにより遅延時間が変動し、これを解消するた
めにラッチ手段等の付加的な手段が必要になることから
９回路構成が複雑化するという別の問題があった。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の楽音発生装置における上述の如き
問題を解消し、波形メモリ読出しの自由度を向上させる
とともに１回路構成をｎｆｆ　’Ｊ’−番こした楽音発
生装置を提供することにある。

〔課題を解決するための手段〕

本発明の上記目的は、楽音波形をディジタル的に記憶す
る波形メモリと、発生すべき楽音の基本周波数に対応し
た周波数のクロックパルスを発生するクロックパルス発
生回路と、楽音発生開始時から少なくとも前記基本周波
数の１周期分に相当する所定時間の間、前記波形メモリ
から読出された波形を出力する波形発生手段とを備え、
前記波形メモリから、楽音波形を読出し手段により繰り
返し読出す方式の楽音発生装置において、前記クロック
パルス発生回路から発生するクロックパルスを、外部Ｃ
ＰＵから与えられる周波数情報により該周波数情報に対
応したパルス列に変換する手段と、アンプ値可変カウン
タと該アップ値可変カウンタに継続接続された２進カウ
ンタから構成されるアドレスカウンタとを備え、前記変
換手段から発生するパルス列を前記アドレスカウンタの
クロックパルスとして入力することにより、前記波形メ
モリの所望のアドレスを得ることを特徴とする楽音発生
装置によって達成される。

〔作用〕

本発明に係る楽音発生装置においては、前述の米国特許
筒３，７４３，７５５号に示される周波数ナンバ加算方
式が有する問題を解消するために、外部ＣＰＵから与え
られる周波数情報（上記「同波数ナンバ」に相当する）
をパルス列に変換し、これをアップ値可変カウンタのク
ロックパルスとして入力して、前記波形メモリからディ
ジタル波形を読出すための時間軸として用いることによ
り、簡単な回路構成で、波形メモリ読出しの自ａ＋度を
向上させた楽音発生装置を実現したものである。

〔実施例〕

以下１本発明の実施例を図面に基づいて詳細に説明する
。

第２図は、楽音波形をディジタル値にサンプリングし、
波形メモリに記憶させた例を示すものである。この例で
は、振幅の中心値（ディジタル量：１２７）を設定し、
この中心値より大きいサンプル値ではサインビットをｕ
　ｌ　＋＋とじ、この中心値以下のサンプル値ではサイ
ンビットをＩＩ　ＯＴＴとする。サインビットを除く残
りのビットには、振幅の中心値とサンプル値との差をデ
ィジタル量として記憶させる。これにより、楽音波形を
サンプリングする場合に、”＋０００００００（Ｌ　Ｓ
　Ｂ　）”は楽音波形データとして使用しないので、こ
のデータを読出しループ終了信号として用いることが可
能になる。

第１図は、本発明の一実施例を示す楽音発生装置の構成
図である。図において、１は第２図にその一例を示した
如く、楽音波形をディジタル値にサンプリングして記憶
させた波形メモリ、２は後述するメモリ読出し手段、３
は同じく後述するシーケンサ、４，５は乗算器、６は累
算器、７は全体の制御を行うＣＰＵ、８は出力をＤＡ変
換するためのＤＡコンバータ（ＤＡＣ）を示している。

第３図は、上記メモリ読出し手段２の詳細な構成を示す
図であり１図中、２１は後述するクロックジェネレータ
、２２は１６ビツ１へのアップ値可変カウンタ、２３は
該アップ値可変カウンタ２２に継続接続されたＩＩビッ
トの２進カウンタを示してしする。」二足アップ値可変
カウンタ２２と２進カウンタ２３とにより、後述する如
く、前記波形メモリ１を読出すアドレスを発生する１６
ビツトのアドレスカウンタが構成されている。各構成要
素の機能については以下に詳述する。

上述の如く構成される本実施例の楽音発生装置の動作の
概要は、下記の通りである。

まず、シーケンサ３が、上述のアップ値可変カウンタ２
２の状態を制御するための、１６パルスから成るＭＯＤ
信号を発生する。このＭＯＤ信号を用いて、メモリ読出
し手段２により、外部のＣＰＵから与えられる１６ビツ
トの周波数情報（以下、「Ｆ恥」という）をパルス列に
変換する。この変換を行う回路が上述のクロックジェネ
レータ２１である。

上記パルス列は、前述の波形メモリ１を読出すアドレス
を発生する前記アドレスカウンタの入力クロックとなる
。

上記アドレスカウンタは、前述の如く、１６ビツトのア
ップ値可変カウンタ２２と、それに継続接続された１１
ビツトの２進カウンタ２３とから構成されており、前記
Ｆ　Ｎａから変換されたパルス列の入力クロックにより
、カウントアツプされる仕組みになっている。上記アド
レスカウンタが、前記Ｆ　Ｎａに従ってカウントアツプ
された後、アドレスカウンタの上位１６ビツトが波形メ
モリ１の読出しアドレス信号として、波形メモリ１へ出
力される。以上がメモリ読出し手段２において実行され
る。

出力されたアドレス信号に従って、波形メモリ１から楽
音波形となる波形データが読出される。

読出された波形データは、乗算器４において外部ＣＰＵ
から与えられるエンベロープ信号と乗算され、波形デー
タにエンベロープデータが付加される。更に１乗算器５
において外部ＣＰＵから与えられるステレオ情報と乗算
され　１１　ＲＩＮｒ　Ｌ　ＩＩのステレオ出力の定位
が制御されるにのデータが累算器６．ＤＡＣ８を経て楽
音となり発生される。

次に、上記メモリ読出し手段２について、より具体的に
説明する。メモリ読出し手段２は、前述の如く、クロッ
クジェネレータ２１．アンプ値可変カウンタ２２および
２進カウンタ２３から構成されている。また、可変カウ
ンタ２２および２進カウンタ２３が、アドレスカウンタ
を構成している。

第４図は、上記クロックジェネレータ２１の措成例を示
す図である。本回路は、ＮＡＮＤ回路の組合せにより構
成されており、シーケンサ３から送られる前述の１６パ
ルスのＭＯＤ信号が、ＦＮａおよびクロックパルスによ
り制御される。すなわち。

Ｆ　ＮａのビットがＩＩ　ＨＩＩに相当するＭＯＤ信号
は、クロックパルスに同期したパルス波となるが、ＦＮ
ａのビットがｌｌ　Ｌ　１１に相当するＭ　ＯＤ信号は
パルス波が存在しなくなる。

具体例で示すと第５図のようになる。ここで、ＦＮｃｉ
’はＦＮａ、タロツクパルスにより制御されたＭＯＤ信
号を示している。

ＦＮａ、クロックパルスにより制御されたＦＮα′のパ
ルス列は、前記アップ値可変カウンタ２２の入力クロッ
クとなる。この可変カウンタ２２は、ＭＯＤ信号が可変
カウンタの状態を制御する間に、　Ｆ）Ｊｌｌに対応し
て下記の如くカウントされる機能を有するものである。

すなわち、ＦＩＪα各ビットがＩＩ　Ｈ１１のとき、第
６図に示すクロックをイネーブルとするものである。

例えば、ＦＮｎのビットが１２．１１のみｒｅ　Ｈｕの
とき、可変カウンタは１サンプリング周期毎に。

２１＋２゜ アドレスのインクリメン１−を行う。また、　ＦＮａの
ビットが４，３のみ“Ｉ−Ｉ”のとき、可変カウンタは
、２−’＋２−” アドレスのインクリメントを行う。

上記可変カウンタがカウントアツプして繰り上った場合
、可変カウンタ２２から２進カウンタ２３にクロックパ
ルスとして入力され、２通カウンタ２３がカウントアツ
プされる仕組みになっている。可変カウンタ２２から繰
り上り信号がない場合には、当然、２進カウンタ２３の
値に変化はない。

ここで、２進カウンタ２３の１１ビツトおよび可変カウ
ンタ２２の上位５ビツトの計１６ビツトが、波形メモリ
１のアドレス信号として、波形メモリ１へ出力される。

上記実施例によれば、波形メモリ読出しのためのアドレ
スの指定は、前述のＦＮａの指定により任意に行うこと
ができ、また、その指定に対する実際の読出しアドレス
の発生は、上記可変カウンタのカウントアツプによる繰
り上りにより、２進カウンタをカウントアツプするとい
う簡単な構成となっているため９回路構成の簡単化、動
作時間の短縮化の効果が大きい。

なお、上記実施例は一例として示したものであり、本発
明はこれに限定されるべきものではないことは、言うま
でもない。

〔発明の効果〕

以上詳細に述べた如く、本発明によれば、楽音波形をデ
ィジタル的に記憶する波形メモリと、発生すべき楽音の
基本周波数に対応した周波数のクロックパルスを発生す
るりａツクパルス発生回路と、楽音発生開始時から少な
くとも１１記基本周波数の１周期分に相当する所定時間
の間、前記波形メモリから読出された波形を出力する波
形発生手段とを備え、前記波形メモリから、楽音波形を
読出し手段により繰り返し読出す方式の楽音発生装置に
おいて、前記クロックパルス発生回路から発生するクロ
ックパルスを、外部ＣＰＵから与えられる周波数情報に
より該周波数情報に対応したパルス列に変換する手段と
、アップ値可変カウンタと該アップ値可変カウンタに継
続接続された２進カウンタから構成されるアドレスカウ
ンタとを備え、前記変換手段から発生するパルス列を前
記アドレスカウンタのクロックパルスとして入力するこ
とにより、前記波形メモリの所望のアドレスを得るよう
にしたので、波形メモリ読出しの自由度を向上させると
ともに、回路構成を簡単にした楽音発生装置を実現でき
るという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の一実施例を示す楽音発生袋この構成図
、第２図は楽音波形をディジタル値にサンプリングし、
波形メモリに記憶させた例を示す図、第３図はメモリ読
出し手段の詳細な構成を示す図、第４図はクロックジェ
ネレータの構成例を示す図、第５図はＦＮαおよびクロ
ックパルスによりＭＯＤ信号を制御した具体例で示す図
、第６図は可変カウンタの機能を説明する図である。 １：波形メモリ、２ニメモリ読出し手段、３：シーケン
サ、４，５：来算器、６：累算器、７二ＣＰＵ、８：Ｄ
Ａコンバータ（ＤＡＣ）、２１ニクロツクジエネレータ
、２２ニアツブ値可変カウンタ、２３：２進カウンタ。

Claims (1)

【特許請求の範囲】
1. （１）楽音波形をディジタル的に記憶する波形メモリと
   、発生すべき楽音の基本周波数に対応した周波数のクロ
   ックパルスを発生するクロックパルス発生回路と、楽音
   発生開始時から少なくとも前記基本周波数の１周期分に
   相当する所定時間の間、前記波形メモリから読出された
   波形を出力する波形発生手段とを備え、前記波形メモリ
   から、楽音波形を読出し手段により繰り返し読出す方式
   の楽音発生装置において、前記クロックパルス発生回路
   から発生するクロックパルスを、外部ＣＰＵから与えら
   れる周波数情報により該周波数情報に対応したパルス列
   に変換する手段と、アップ値可変カウンタと該アップ値
   可変カウンタに継続接続された２進カウンタから構成さ
   れるアドレスカウンタとを備え、前記変換手段から発生
   するパルス列を前記アドレスカウンタのクロックパルス
   として入力することにより、前記波形メモリの所望のア
   ドレスを得ることを特徴とする楽音発生装置。