JPS6151793B2

JPS6151793B2 -

Info

Publication number: JPS6151793B2
Application number: JP53163717A
Authority: JP
Inventors: Kazufumi Takeuchi
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1978-12-23
Filing date: 1978-12-23
Publication date: 1986-11-10
Also published as: JPS5587196A

Description

【発明の詳細な説明】この発明は、例えばギターシンセサイザのよう
な外部音入力型の電子楽器に関し、特に入力楽音
信号から基本波情報を抽出すると共にその基本波
情報に基づいてデイジタル処理により新たな楽音
合成を行なうことにより多様な楽音奏出を可能に
したものである。

従来、外部からの入力楽音信号の基本波を抽出
し、これを方形波等に変換して音源信号とし、こ
の音源信号を音色フイルタ等を介して導出するこ
とにより入力楽音とは異なる楽音を発生させるよ
うにした電子楽器はすでに知られている（例え
ば、米国特許第3476863号参照）。

しかしながら、このような音色フイルタ方式の
電子楽器では、方形波等の音源信号に内在する高
調波スペクトルの分布によつて発生し得る楽音音
色の態様（種類）が比較的少数に制限されてしま
う欠点がある。

一方、鍵盤型電子楽器の分野では、デイジタル
処理により楽音合成を行なう種々の試みがなされ
ており、FM合成方式（特開昭52−5515号）、高
調波合成方式（特開昭48−90217号）、波形メモリ
読出方式（特開昭52−46088号）等がすでに知ら
れている。デイジタル処理によつて楽音合成を行
なうことに伴う利点の１つは楽音制御の態様が極
めて豊富になることであるが、従来、この種のデ
イジタル楽音合成方式はもつぱら鍵盤型電子楽器
で利用されていて、外部音入力型電子楽器では利
用されていなかつたものである。

この発明の目的は、デイジタル楽音合成方式を
採用した新規な外部音入力型電子楽器を提供する
ことにある。

外部音入力型電子楽器においてデイジタル楽音
合成方式を採用するにあたつては、何等かの手段
で入力楽音信号に基づきデイジタル周波数情報を
形成する必要がある。この発明によれば、従来の
各種のデイジタル楽音合成方式と両立する比較的
構成簡単なデイジタル周波数情報形成手段が提供
される。

この発明による外部音入力型電子楽器は、入力
楽音信号の基本波を抽出してその基本波周期に対
応した周期の基本波パルスを発生する手段と、基
本波パルスの各周期毎にその周期に対応した計数
値出力を発生する計数手段と、基本波パルスの各
周期毎に計数手段からの計数値出力を一時的に記
憶する一時記憶手段と、この一時記憶手段から送
出される計数値出力と計数手段から送出される計
数値出力とをとなり合う周期毎に順次に比較して
両者が一致するたびに一致出力を発生する比較手
段と、この比較手段から一致出力が発生されたこ
とを条件に、一致に係る計数値出力に対応した周
波数情報を発生する手段と、入力楽音信号の存否
を検出して発音指令信号を出力する手段と、得ら
れた周波数情報及び発音指令信号に基づいてデイ
ジタル処理により楽音を合成する手段とをそなえ
たことを特徴とするものである。

この発明の構成によれば、比較手段から一致出
力が発生されたことを条件にして一致に係る計数
値出力に対応した周波数情報を発生させるように
したので、基本波の周期が安定し且つ確実に検出
された状態において正確な周波数情報を得ること
ができ、円滑なデイジタル楽音合成が可能とな
る。

例えばギターシンセサイザのように複数系列の
入力楽音信号を扱う電子楽器にこの発明を適用す
る場合には、複数系列の入力楽音信号にそれぞれ
対応した複数系列の基本波パルスを時分割多重化
して計数、比較等の処理を行なうのが構成簡単化
のために好ましい。

以下、添付図面に示す実施例についてこの発明
を詳述する。

第１図は、この発明の一実施例によるギター音
入力型電子楽器（ギターシンセサイザ）を示すも
ので、PU１〜PU６はギターの６弦に対応して設
けられた弦振動ピツクアツプ、FD１〜FD６はピ
ツクアツプPU１〜PU６からそれぞれ供給される
入力楽器音信号Ａ１〜Ａ６をそれぞれ受信して
各々の基本波の周期に対応した周期の基本波パル
ス列Ｂ１〜Ｂ６をそれぞれ発生する基本波パルス
発生回路、PD１〜PD６は入力楽器音信号Ａ１〜
Ａ６をそれぞれ受信して各々のピーク位置に対応
したピークパルス列Ｃ１〜Ｃ６をそれぞれ発生す
るピークパルス発生回路、１０は基本波パルス列
Ｂ１〜Ｂ６に基づいて時分割多重形式の周波数ナ
ンバ（Ｆナンバ）信号Ｆ_oを形成する周波数情報
形成回路、２０はピークパルス列Ｃ１〜Ｃ６に基
づいて時分割多重形式の発音指令信号KONを形
成する発音指令信号形成回路、３０は先に述べた
各種のデイジタル楽音合成方式のうちの任意のも
のを採用して構成され、時分割多重形式のＦナン
バ信号Ｆ_o及び発音指令信号KONに基づいて楽音
信号TSを形成する楽音形成回路、４０は楽音信
号TSを音響に変換するサウンドシステム、５０
は上記回路１０，２０，３０等の時分割動作を可
能にすべく各種のタイミング信号φ_C，φ_S，
，WE，φ_Wを供給するタイミング信号発生
器である。

基本波パルス発生回路FD１〜FD６は、公知の
各種の回路方式、例えばピーク比較方式（特開昭
52−99808号、特開昭53−100826号などに見られ
る）、ゼロクロス検出方式、波形クリツプ方式等
を適宜採用して構成されるものである。

ピークパルス発生回路PD１〜PD６は、入力楽
器音信号を整流する整流回路と、この整流回路の
出力のピークを検出する検出回路と、検出された
ピークパルスを整形して伝送するオペアンプ回路
とで構成されるもので、その詳細は第５図につい
て後述する。

周波数情報形成回路１０は、基本波パルスの周
期に比例した計数値出力Ｔ_iを発生するインター
バルカウンタ１０２と、計数値出力Ｔ_iで所定数
値Ｋを割算して周波数ナンバ信号Ｆ_iを形成する
Ｆナンバ変換回路１０４と、周波数ナンバ信号Ｆ
_iを記憶して時分割多重形式の信号Ｆ_oとして出力
するＦナンバ記憶回路とで構成されるもので、そ
の詳細は第３図について後述する。

発音指令信号形成回路２０の一構成例もピーク
パルス発生回路PD１〜PD６との関連において第
５図について後述される。

なお、タイミング信号発生器５０から出力され
る各種のタイミング信号は第２図に示されてお
り、φ_Sは楽音形成回路３０で楽音形成処理可能
なスピードに応じて周波数が決定されるクロツク
信号、φ_Cはφ_Sよりも高速で入力楽器音信号を処
理して周波数情報を形成する際に用いられるクロ
ツク信号、は立上りタイミングがφ_Sに同期
し且つ低レベル期間がφ_Cの一周期に相当する同
期信号、WEは楽音形成回路３０において１つの
チヤンネルの楽音を処理する時間（例えばあるチ
ヤンネルのあるタイミングにおける楽音波形振幅
値を演算するに要する時間）に相当する周期をも
つワード・エンド信号、φ_WはWEとφ_Sとを
_S・WEなる論理式で示すように論理演算して形
成されたクロツク信号である。

次に、第３図を参照して、周波数情報形成回路
１０の詳細を説明する。

インターバルカウンタ１０２において、モジユ
ロ（MODULO）６のカウンタ（６進カウンタ）
１１０はクロツク信号φ_Cを計数するもので、６
弦に対応する０、１、２、３、４、５の６つの計
数状態を表わす並列コード信号PCを発生すると
共に、クロツク信号φ_Cの６発目のパルス毎に１
発のキヤリイパルスを同期信号SYCとして並列
−直列（Ｐ／Ｓ）変換回路１１２に送出する。
Ｐ／Ｓ変換回路１１２は、基本波パルス発生回路
FD１〜FD６（第１図）から出力される基本波パ
ルス列Ｂ１〜Ｂ６を時分割多重化直列信号に変換
するためのもので、例えば同期信号SYCで該パ
ルス列Ｂ１〜Ｂ６を取り込んだ後、クロツク信号
φ_Cをシフトパルスとして並列入力を直列的に送
出すべく動作するシフトレジスタなどで構成され
る。Ｐ／Ｓ変換回路１１２から出力される時分割
多重化信号Ｂ１〜Ｂ６は、クロツク信号φ_Cで調
時される６ステージ／１ビツトのシフトレジスタ
（Ｓ／Ｒ）１１４で６ステージ分の遅延を受けて
インバータ１１６に供給される。そして、NAND
ゲート１１８は、Ｐ／Ｓ変換回路１１２からの多
重化信号と、インバータ１１６の出力とをNAND
演算して各基本波パルスＢ１〜Ｂ６の各周期の立
上りタイミングに同期した負進行パルスを出力す
る。すなわち、ここでシフトレジスタ１１４、イ
ンバータ１１６及びNANDゲート１１８は、負進
行パルスを出力する立上り微分回路を構成してい
るものである。

NANDゲート１１８から出力される負進行パル
スは、ゲート回路１２０に含まれる15個のAND
ゲートの各一方の入力端に供給される。ゲート回
路１２０は、最下位ビツト（LSB）に“１”が入
力されている加算器１２２並びにクロツク信号φ
_Cで調時される６ステージ／15ビツトのシフトレ
ジスタ１２４と共に計数部CNTを構成するもの
で、ゲート回路１２０の15個のANDゲートの各
他方の入力端にはシフトレジスタ１２４の出力が
並列的に供給されている。

計数部CNTは、例えば第１弦に対応する第１
チヤンネルの基本波パルス列Ｂ１についてみれ
ば、その一周期目の立上りに同期した負進行パル
スに応じてクリヤされ、以後一周期間のあいだゲ
ート回路１２０を介して供給されるシフトレジス
タ１２４の出力に順次“１”を加算するように動
作し、シフトレジスタ１２４の出力端からは基本
波パルス列Ｂ１の各周期毎にその長さに対応した
計数値出力が発生される。このような動作は、パ
ルス列Ｂ１に関してのみならず、他のパルス列Ｂ
２〜Ｂ６に関しても行なわれ、全体としては６チ
ヤンネル分のパルス列Ｂ１〜Ｂ６についてかよう
な動作が時分割的に行なわれる。

シフトジスタ１２４から送出される時分割多重
形式の計数値出力は、NANDゲート１１８から出
力される負進行パルスからなる選択信号Ｓが
“０”になるタイミングでセレクタ１２８を介し
て６ステージ／15ビツトのシフトレジスタ１３０
に供給される。このシフトレジスタ１３０はセレ
クタ１２８と共に一時記憶部TMを構成するもの
で、そのシフトタイミングはクロツク信号φ_Cで
制御され、その出力Ｔ_iは選択信号Ｓ＝“１”のタ
イミングで入力側へ帰還される。すなわち、一時
記憶部TMは、Ｓ＝“０”のタイミングで計数部
CNTにおける最終計数値を取込み、その後取込
データをセレクタ１２８を介して循環的に記憶す
る。

計数部CNTから送出されるある周期の計数値
出力と、一時記憶部TMから送出されるその前の
周期の計数値出力とは、各チヤンネル毎に時分割
的に比較回路１２６で比較される。比較回路１２
６は、両比較入力がほぼ一致するたびに一致信号
EQ１を変換指令信号形成回路１３２に供給す
る。ここで、比較回路１２６を設けたのは、とな
り合う２つの周期に関して計数値出力を比較し、
その一致をみることによつて基本波抽出失敗がな
かつたことを確認するためであり、かかる一致信
号EQ１が発生されたことを条件にＦナンバ変換
指令信号CSを形成することにより、正確な基本
波周期情報に基づくＦナンバ変換を行なうことが
できる。

変換指令信号形成回路１３２は、比較回路１２
６から一致信号EQ１が発生されたことを条件に
負進行パルスからなるＦナンバ変換指令信号CS
を形成するもので、NANDゲート１１８の出力を
反転するインバータIV１と、このインバータIV
１の出力及び比較回路１２６の出力をANDする
ANDゲートAGと、このANDゲートAGの出力を
反転するインバータIV２とを含んでいる。ここ
で、比較回路１２６からの一致信号EQ１が入力
不一致のため“０”であれば、ANDゲートAGの
出力はインバータIV１の出力如何にかかわらず
常に“０”であり、従つて、インバータIV２の
出力、すなわち変換指令信号CSも常に“１”で
ある。これに対し、比較回路１２６の出力EQ１
が一致条件の成立により“１”になると、インバ
ータIV２の出力CSは、NANDゲート１１８の出
力の負進行タイミング、換言すれば各基本波パル
ス列Ｂ１〜Ｂ６の各周期の立上りタイミングに同
期して負進行するようになり、このようなインバ
ータIV２からの負進行パルス列によつて変換指
令が行なわれる。

ところで、Ｆナンバ変換回路１０４において
は、クロツク信号φ_Cで調時される６ステージ／
１ビツトのシフトレジスタからなるフラグレジス
タ１３６が設けられており、このフラグレジスタ
１３６には、NANDゲート１３４を介して変換指
令情報が記憶されると共に、このフラグレジスタ
１３６から出力されるフラグ信号FLGはNANDゲ
ート１３８，１３４を介して入力側に帰還され、
循環記憶が行なわれるようになつている。また、
NANDゲート１４０、クロツク信号φ_Cで調時さ
れるＤ−フリツプフロツプ１４２及びNANDゲー
ト１４４は、Ｆナンバ変換処理中であることを示
すビジイ信号BUSYを記憶する回路を構成してお
り、ビジイ信号BUSYはインバータ１４６を介し
てNANDゲート１４８の一方の入力端に供給さ
れ、このNANDゲート１４８の他方の入力端には
フラグ信号FLGが供給されている。NANDゲート
１４８から出力されるビジイ・フラグセツト信号
は、クロツク信号φ_Cで調時されるラツチ
回路１５０に供給されてそのラツチタイミングを
制御するようになつている。Ｆナンバ変換回路１
０４での変換動作は、ラツチ回路１５０における
並列コード信号PC及び計数値出力Ｔのラツチ
により開始するので、次に、ラツチタイミングに
関係した３つの信号FLG，BUSY，の形成
過程を説明する。

まず、いずれの弦も演奏されていない状態を考
えると、第４図に示すように、Ｆナンバ変換処理
中であることを示すビジイ信号BUSYは、“０”
であり、フラグ信号FLGも“０”である。従つ
て、NANDゲート１４８の出力は“１”で
あり、このため、NANDゲート１３８の出力は常
時“１”になつている。そして、変換指令信号
CS（回路１３２の出力）も前述のように常時
“１”であり、NANDゲート１３４の出力は常時
“０”である。次に、例えば第１弦、第３弦及び
第６弦を演奏したものとすると、カウンタ１１０
のそれぞれ「０」、「２」及び「５」の計数タイミ
ングに同期して変換指令信号CS（回路１３２の
出力）が負進行するので、フラグレジスタ１３６
の第１、第３及び第６弦（第０チヤンネル、第２
チヤンネル及び第５チヤンネル）に対応したステ
ージには“１”が記憶される。そして、その記憶
情報は、クロツク信号φ_Cに応じてシフトされ、
第４図に示すようなフラグ信号FLGとして出力
される。

フラグ信号FLGが０チヤンネルのタイミング
で“０”から“１”になつた時点においては、イ
ンバータ１４６の出力が“１”であるため（ビジ
イ信号BUSYが“０”であるので）、NANDゲー
ト１４８の出力、すなわち信号は“０”と
なるが、NANDゲート１３８の出力は“１”のま
まであり、NANDゲート１３４はその２入力が
“１”となつて出力＝“０”をフラグレジスタ１３
６に送出する。この結果、フラグレジスタ１３６
では、第０チヤンネルに対応するフラグ情報が消
去されることになる。一方、ビジイ・フラグセツ
ト信号が“０”になると、ラツチ回路１５
０がこの信号“０”をラツチ指令として受信す
る。また、NANDゲート１４４の出力は、信号
＝“１”、信号BUST＝“０”であるので、
“１”となり、NANDゲート１４０の出力は信号
が“０”になるのに応じて“１”に変化す
る。このNANDゲート１４０の出力の“１”への
変化はＤ−フリツプフロツプ１４２によりクロツ
ク信号φ_Cの１ビツトタイム分遅延された形でフ
リツプフロツプ１４２の出力側に伝達され、この
１ビツトタイム遅延した時点でビジイ信号BUSY
が“０”から“１”に変化し、Ｆナンバ変換処理
中であることを示す。そして、信号BUSYが
“１”になると、信号が“１”であるので、
NANDゲート１４４の出力は“０”に変化する。
このため、NANDゲート１４０の出力は信号
の状態如何をとわず“１”となり、以後こ
の“１”信号は信号が第０チヤンネル目の
処理の終了時に“０”になるまでフリツプフロツ
プ１４２を介して送出され、信号BUSYを“１”
に維持する。一方、信号BUSYが“１”になつた
時点では、インバータ１４６の出力が“０”にな
るため、信号FLGの状態如何にかかわらずNAND
ゲート１４８の出力、すなわち信号は
“１”となる。この信号＝“１”の状態は、
ビジイ信号BUSYが“１”であるあいだは勿論、
ビジイ信号BUSYが第０チヤンネル目の処理終了
時に“０”になつてからも第２チヤンネル目の処
理開始時点までつづく。

ところで、各チヤンネル毎の処理において信号
が“０”から“１”に変化したときは、
NANDゲート１３８の出力はフラグ信号FLGが
“１”になるたびに“０”になり、NANDゲート
１３４を介してシフトレジスタ１３６に“１”が
書込まれ、循環記憶が行なわれる。しかしなが
ら、第４図において第０チヤンネル目又は第２チ
ヤンネル目の処理に関して例示するように、現に
処理中のチヤンネルに対応するフラグ信号FLG
＝“１”は、信号が“１”に変化する前、
すなわち“０”の状態においてNANDゲート１３
８の出力を“１”にし、従つてNANDゲート１３
４の出力を“０”にするので、フラグレジスタ１
３６には記憶されない。このため、現に処理中の
チヤンネルに関しては信号が“１”になつ
た後は同一チヤンネルタイミング（第４図で※印
を１又は２個付した個所）でフラグ信号が“１”
とならない。例えば、第０チヤンネル目の処理に
おいて信号が“０”になつた際に第０チヤ
ンネルに対応するフラグ情報が消去されることは
前述した通りであるが、これと同様にして、第０
チヤンネル目の処理の終了後は、信号が第
２チヤンネルのタイミングで発生されるフラグ信
号FLG＝“１”により“０”になり、第２チヤン
ネル目の処理開始時にこのフラグ信号FLG＝
“１”は消される。この結果、第５チヤンネルに
対応したフラグ信号FLG＝“１”のみがフラグレ
ジスタ１３６に記憶され、第２チヤンネル目の処
理の終了後はこの記憶されていた信号FLG＝
“１”により第５チヤンネル目の処理が開始さ
れ、それと同時に第５チヤンネルに対応したフラ
グ信号FLG＝“１”が消去されるようになる。

上記のようにして発生されるビジイ・フラグセ
ツト信号の負進行パルスによつてラツチ回
路１５０のラツチタイミングが制御され、演算処
理を中心にしたＦナンバ変換処理が開始される。
この処理においては、所定数値（被除数）Ｋを、
ラツチ回路１５０でラツチした計数値（除数）Ｔ
_iで割算することによつて周波数情報Ｆ_iを得るも
のであるが、具体的には、被除数Ｋの最上位桁と
除数Ｔ_iの最上位桁とをあわせて引算をし、引け
ればその桁の答は“１”、引けなければ“０”と
する。次に得られた差について同じ操作をくりか
えし、この操作を被除数Ｋの最下位桁と除数Ｔ_i
の最下位桁とが一致するまでつづける。なお、引
算を行なうにあたつては、除数Ｔ_iについて２の
補数をとり、この２の補数で表現された除数と被
除数とを加算する方法をとる。このため、引算可
能であれば加算器の桁上げ（キヤリイ）出力が
“１”となり、引算不能であればキヤリイ出力が
“０”となる。

インバータ１５２は、除数データ（計数値）Ｔ
_iを２の補数のデータに変換すべく、除数データ
Ｔ_iについて１の補数をとるものである。インバ
ータ１５２から送出される１の補数のデータは加
算器１５６において最下位ビツトに“１”を加え
られることにより２の補数のデータに変換され
る。加算器１５６には、配線シフトなどの手段で
１ビツト上位ビツト側へデータをシフトさせるシ
フタ１５４から、上記２の補数のデータと加算す
べきデータが供給される。

加算器１５６の出力Ｗ_iは第１セレクタ１５８
に供給される。第１セレクタ１５８には、被除数
データＫも供給されており、第１セレクタ１５８
は、選択信号Ｓが“０”のとき被除数データＫを
選択し、信号Ｓが“１”のとき和データ（実際に
は差データ）Ｗ_iを選択するようになつている。
第１セレクタ１５８からの選択データＵ_iはシフ
タ１５４からのデータと共に第２セレクタ１６０
に供給される。第２セレクタ１６０は、選択信号
Ｓが“０”のときシフタ１５４からのデータを選
択し、信号Ｓが“１”のとき第１セレクタ１５８
からの選択データＵ_iを選択する。第２セレクタ
１６０からの選択データＶ_iはラツチ回路１６２
でラツチ信号φ_DIVに応じてラツチされ、シフタ
１５４に送出される。

ここで、割算処理を制御するための信号φ_DIV
及びを形成する回路について説明する。
第４図に示すようなタイミング信号を一方の
入力端に受信するORゲート１６４はその他方の
入力端に割算処理の開始を指示するスタート信号
が供給されるようになつており、ORゲ
ート１６４の出力信号は、スタート・フラグ信号
START FLAGと共にNANDゲート１６６に供給
される。NANDゲート１６６の出力信号は、
NANDゲート１６８の一方の入力端に供給され、
NANDゲート１６８の他方の入力端には前述のビ
ジイ・フラグセツト信号が供給されてい
る。NANDゲート１６８の出力信号をクロツク信
号φ_Cの１ビツトタイム分遅延させるため、Ｄ−
フリツプフロツプ１７０が設けられており、その
出力端からスタート・フラグ信号START FLAG
が送出されるようになつている。

信号START FLAGは、クロツク信号φ_Sで調
時される同期遅延用のＤ−フリツプフロツプ１７
２を介して別の同様のＤ−フリツプフロツプ１７
４に供給されている。クロツク信号φ_Sで調時さ
れるＤ−フリツプフロツプ１７４はその出力端側
に接続されたインバータ１７６並びにNANDゲー
ト１７８と共に負進行パルスを出力する立上り微
分回路を構成している。

いま、タイミング信号φ_C，φ_S及びは第４
図に示すような同期関係にあるものとすると、ビ
ジイ・フラグセツト信号が第０チヤンネル
目の処理開始時に“０”になると、NANDゲート
１６８の出力が“１”となり、第４図に示すよう
にこの時点からクロツク信号φ_Cの１ビツトタイ
ム分遅延して信号START FLAGが“１”とな
る。この信号START FLAG＝“１”はＤ−フリ
ツプフロツプ１７２からクロツク信号φ_Sの立上
りタイミングに同期して送出され、Ｄ−フリツプ
フロツプ１７４、インバータ１７６及びNANDゲ
ート１７８を含む立上り微分回路で立上り微分さ
れる。この結果、NANDゲート１７８の出力端か
らは、第４図に示すようにクロツク信号
φ_Sの１ビツトタイム相当の幅をもつ負進行パル
スが出力される。一方、タイミング信号は、
カウンタ１１０の２回目の「０」計数タイミング
で“１”から“０”になり、この時点では信号
も“０”であるので、NANDゲート１６
６の出力は“１”となる。このため、NANDゲー
ト１６６の出力＝“１”及び信号＝“１”を
入力するNANDゲート１６８の出力は“１”から
“０”に変化する。この“０”への変化はＤ−フ
リツプフロツプ１７０の出力側にクロツク信号φ
_Cの１ビツトタイム分遅れて現われるから、信号
START FLAGは、信号の“０”から
“１”への立上りに同期して“１”から“０”へ
変化することになる。従つて、信号START
FLAGとは第０チヤンネル目の処理開始
の際に全体として第４図に示すような形で発生さ
れることになり、これと同様な形の信号が第２チ
ヤンネル目の処理開始時及び第５チヤンネル目の
処理開始時にもそれぞれ発生される。

ところで、信号はインバータ１８０を
介してＤ−フリツプフロツプ１８２に供給されて
いる。クロツク信号φ_Sで調時されるＤ−フリツ
プフロツプ１８２は、信号をクロツク信
号φ_Sの１ビツトタイム分遅延して出力し、その
出力信号で４ビツトカウンタ１８４への“０”の
ロード（LD）タイミングを制御するようになつ
ている。カウンタ１８４は第４図に示すように
“０”をロードされた後クロツク信号φ_Sをカウン
トアツプし、10進数で15まで計数したらそれをイ
ンバータ１８６で検知して計数動作を停止するも
のであり、カウンタ１８４からは信号HOLDが取
出される。この信号HOLDは第４図に示すように
信号の立上りに同期して“１”から
“０”になり、以後計数値が15になるまで“０”
レベルを維持し、計数値15で計数が停止されると
“０”から“１”に変化し、以後第２チヤンネル
目の処理で信号の立上りに同期して再び
“０”になるまで“１”を維持する形で発生され
る。

NANDゲート１８８はカウンタ１８４からの出
力信号HOLDと信号とを入力するもの
で、その出力は、一方の入力端にクロツク信号φ
_Sの反転信号_Sが供給される波形整形用のNAND
ゲート１９０の他方の入力端に供給されている。
この結果、NANDゲート１９０の出力端からは、
第４図に示すように信号φ_Sに同期して“０”か
ら“１”に立上る16個の負進行パルス列を含む割
算回数制御信号φ_DIVが発生される。

次に、上記のようにして形成されるスタート信
号と割算回数制御信号φ_DIVとを用いて
行なわれる割算処理について説明する。信号
は、第１セレクタ１５８に選択信号Ｓと
して加えられており、各チヤンネル毎の割算処理
開始時に“０”レベルをとるタイミングで第１セ
レクタ１５８に被除数データＫを選択させるよう
に作用する。このようにして選択された被除数デ
ータＫは選択データＵ_iとして第２セレクタ１６
０に供給される。ここで、第２セレクタ１６０に
はNANDゲート１９２の出力が選択信号Ｓとして
供給されており、NANDゲート１９２には、加算
器１５６のキヤリイ出力COをインバータ１９４
で反転した信号と、前述のスタート信号
とが入力されている。このため、信号が
“０”となるタイミングでは選択信号Ｓが“１”
となり、被除数データＫは第２セレクタ１６０を
介して選択データＶ_iとしてラツチ回路１６２に
供給される。ラツチ回路１６２は、そのラツチタ
イミングが信号φ_DIVにより制御されるようにな
つているので、第２セレクタ１６０からの被除数
データＫをカウンタ１８４の「０」計数タイミン
グでラツチする。このときのラツチデータはシフ
タ１５４を介して１ビツト上位へシフトされた形
で加算器１５６に供給され、周期データ（計数
値）としての除数データＴ_iを２の補数で表現し
たデータと加算される。この加算の結果キヤリイ
があれば（すなわち引算可能であれば）、キヤリ
イ出力COが“１”であり、なければ“０”であ
る。通常、最初の引算過程で引算可能であること
は殆んどないので、いまキヤリイ出力CO＝“０”
とすると、インバータ１９４の出力は“１”とな
る。

ここで、信号が“１”であるので、第
１セレクタ１５８は和データＷ_iを選択するよう
になつているが、インバータ１９４の出力が
“１”で且つ信号が“１”であるので
NANDゲート１９２の出力、すなわち第２セレク
タ１６０の選択信号Ｓが“０”であり、第２セレ
クタ１６０はシフタ１５４からのデータ、すなわ
ち被除数データＫを１ビツト上位へシフトしたデ
ータをラツチ回路１６２に送出する。従つて、ラ
ツチ回路１６２は２回目の加算過程では、被除数
データＫを１ビツト上位へシフトしたデータをラ
ツチすることになり、加算器１５６にはシフタ１
５４を介してかようなラツチデータを更に１ビツ
ト上位へシフトしたデータが供給される。そし
て、加算器１５６では前回同様に加算が行なわ
れ、キヤリイ出力が“０”であれば上記と同様に
ラツチ回路１６２が今回加算器１５６に供給され
たものと同じデータをラツチして３回目の加算過
程にそなえることになる。結局、被除数データＫ
は除数データＴ_iで引算可能になるまでシフタ１
５４を介するループで上位ビツトへシフトされる
ことになり、このようなシフト操作を何回かくり
かえしているうちに引算可能な状態が出現する。

引算可能な状態が出現すると、加算器１５６の
キヤリイ出力COが“１”となる。第１セレクタ
１５８はすでにＳ＝“１”で和データＷ_iを送出す
るようになつているので、第２セレクタ１６０は
インバータ１９４の出力が“０”となつてNAND
ゲート１９２の出力、すなわち選択信号Ｓ＝
“１”となるため和データＷ_iをそのままラツチ回
路１６２に送出する。従つて、今度はラツチ回路
１６２が、被除数データＫをシフトしたデータで
はなく、和データ（実際には差データ）をラツチ
するようになり、シフタ１５４はこの和データを
１ビツト上位へシフトして加算器１５６に供給す
る。そして、加算器１５６は、この１ビツトシフ
トされた和データに除数データＫを加算し、引算
可能であればキヤリイ出力CO＝“１”を引算不能
であればキヤリイ出力CO＝“０”をそれぞれ出力
する。以下、同様にして、キヤリイ出力COが
“０”であれば、和データをシフタ１５４を介し
てシフトさせ加算する操作を引算可能になるまで
くりかえし、引算可能な状態が出現してキヤリイ
出力COが“１”になつたらそのとき生じた新た
な和データをシフタ１５４を介して加算器１５６
に加えるようにし、このような操作をカウンタ１
８４の15の計数タイミングまで反復する。

このような割算処理の結果として、加算器１５
６からは16ビツトの直列信号からなる商、すなわ
ち周波数ナンバ信号が送出され、インバータ１９
４及びインバータ２０６を介して割算回数制御信
号φ_DIVで調時される15ステージ／１ビツトのシ
フトレジスタ２０８に供給されて直列−並列
（Ｓ／Ｐ）変換される。インバータ２０６は、加
算器１５６の直列出力からなる周波数ナンバ信号
がインバータ１９４で反転されているので、これ
を再反転させて当初の周波数ナンバ信号Ｆ_iを再
生すべく設けられたものである。このインバータ
２０６から出力される周波数ナンバ信号Ｆ_iは16
ビツトの直列パルスからなつており、最上位ビツ
ト（MSB）から順次にシフトレジスタ２０８に
取込まれるが、シフトレジスタ２０８が15ステー
ジ分のストア容量しかないために、MSBは無視
され、シフトレジスタ２０８からは15ビツトの並
列データからなる周波数ナンバ信号が送出され
る。

なお、各チヤンネル毎のＦナンバ変換処理の終
了を指示するビジイ・リセツト信号は、次
のようにして発生される。すなわち、比較回路１
９６が、ラツチ回路１５０でラツチされた並列コ
ード信号PC（これは第３図の回路で現に処理中
のチヤンネルを表わす）と、第５図のチヤンネル
カウンタ２２０から送出されるチヤンネルコード
信号CHC（これは第５図の回路及び楽音形成回
路で現に処理中のチヤンネルを表わす）とを比較
して、両入力が一致したことを条件に一致信号
EQ２を第４図に示すように発生し、これをAND
ゲート２００に供給する。ANDゲート２００に
は、この他に、ビジイ信号BUSYと、スタート・
フラグ信号START FLAGをインバータ１９８で
反転した信号と、カウンタ１８４の出力信号
HOLDと、ワード・エンド信号WEとが入力され
ており、ANDゲート２００はこれらの５入力が
“１”となる時点で“１”となる第４図に示すよ
うな出力信号MSTを発生する。この出力信号
MSTは、タイミング信号をインバータ２０
２で反転した信号と共にNANDゲート２０４に供
給され、NAND演算される。従つて、NANDゲー
ト２０４からは、信号が“０”になるタイミ
ングで“０”となるビジイ・リセツト信号
が発生され、前述のビジイ記憶回路のNANDゲー
ト１４４に供給される。ビジイ・リセツト信号
が“０”になると、NANDゲート１４４の
出力は“１”となるから、NANDゲート１４０の
２入力は“１”となり、その出力は“０”とな
る。このため、ビジイ信号BUSYは信号が
“０”になつてから信号φ_Cの１ビツトタイム分遅
れて“０”になり（すなわちビジイ・リセツトさ
れ）、この後第２チヤンネル目のタイミングでビ
ジイ・フラグセツト信号が“０”になつて
から信号φ_Cの１ビツトタイム分遅れて再び
“１”となり、第２チヤンネル目の処理が行なわ
れていることを指示するようになり、以下同様の
動作がくりかえされる。

次に、Ｆナンバ記憶回路１０６について説明す
ると、この回路１０６は、Ｆナンバ変換回路１０
４のANDゲート２００からの出力信号MSTを選
択信号Ｓとして受信するセレクタ２１０と、クロ
ツク信号φ_Wで調時される15ステージ／６ビツト
のシフトレジスタ２１２とをそなえている。

セレクタ２１０は、Ｆナンバ変換回路１０４の
シフトレジスタ２０８からの並列データ（周波数
ナンバ信号）と、シフトレジスタ２１２からの並
列データとを選択信号MSTに応じて選択的にシ
フトレジスタ２１２に送出するもので、信号
MSTが“１”のときはシフトレジスタ２０８か
らのデータを、また信号MSTが“０”のときは
シフトレジスタ２１２からのデータをそれぞれ選
択するようになつている。信号MSTが“１”に
なるのは、第４図に示すように各チヤンネル毎に
Ｆナンバ変換処理の終了時であり、このときにシ
フトレジスタ２０８内の周波数ナンバデータがセ
レクタ２１０を介してシフトレジスタ２１２に転
送される。そして、シフトレジスタ２１２は、そ
の転送されてきたデータをクロツク信号φ_Wに応
じて取込み、セレクタ２１０を介して循環的に記
憶する。この場合、シフトレジスタ２１２のステ
ージ数はチヤンネル数（弦の数）に等しい６ステ
ージあり、各チヤンネルの周波数ナンバデータが
記憶されるようになつている。そして、更にこの
シフトレジスタ２１２は楽音形成回路３０におけ
る各チヤンネルの楽音信号TSの形成処理タイミ
ングに同期してクロツク信号φ_Wによりシフト制
御されるもので、各チヤンネルの周波数ナンバデ
ータは当該チヤンネルの時間（タイミング）にお
いてシフトレジスタ２１２から出力されると共に
入力側に帰還される。このとき、該チヤンネルに
おいて新たな周波数ナンバデータがＦナンバ変換
回路１０４で形成された場合には上述したように
この新たな周波数ナンバデータを該チヤンネルの
時間にセレクタ２１０を介してシフトレジスタ２
１２に入力し該チヤンネルの記憶周波数ナンバデ
ータを新たな周波数ナンバデータに書き換える。
前述の例でいえば、第０チヤンネル、第２チヤン
ネル、第５チヤンネルのデータが書き換えられ
る。このようにして、シフトレジスタ２１２に
は、各弦ないし各チヤンネルに対応した周波数ナ
ンバデータが時分割的に記憶されるようになり、
結局、シフトレジスタ２１２の出力端からは、各
チヤンネルの周波数ナンバ信号Ｆ_oがクロツク信
号φ_Wに同期して時分割多重形式で取出されるこ
とになり、この信号Ｆ_oは楽音形成回路３０に供
給されて楽音形成の用に供される。

ここで、Ｆナンバ変換回路１０４において各チ
ヤンネル毎のＦナンバ変換処理の終了を指示する
ビジイ・リセツト信号を発生させるための
条件に比較回路１９６から出力される一致信号
EQ２を加えるようにした理由を簡単に説明す
る。すなわち、Ｆナンバ変換回路１０４において
は、演奏された弦に対応するチヤンネル（上記例
では第０チヤンネル、第２チヤンネル及び第５チ
ヤンネル）についてのみＦナンバ形成処理を時分
割で行なうようになつており、この回路１０４に
おける動作はＦナンバ記憶回路１０６、発音指令
信号形成回路２０（詳細は後述する）、楽音形成
回路３０の動作と同期していない。したがつて、
回路１０４で形成されたあるチヤンネルの周波数
ナンバデータは上記各回路１０６，２０，３０が
該チヤンネルを処理するタイミングになつたとき
に送出する必要が生じる。このため比較回路１９
６を設け、回路１０４で現在処理されているチヤ
ンネルを表わす信号（並列コード信号PC）と回
路１０６，２０，３０で現在処理されているチヤ
ンネルを表わす信号（チヤンネルコード信号
CHC）とを比較して両者が一致したときビジ
イ・リセツト信号を発生させて回路１０４
で形成された周波数ナンバデータを送出するよう
にしている。

次に、第５図を参照して、ピークパルス発生回
路PD１〜PD６及び発音指令信号形成回路２０の
詳細を説明する。

まず、ピークパルス発生回路PD１〜PD６は互
いに同一構成で同一機能を有するので、代表とし
て回路PD１を取上げてその詳細を述べる。ピー
クパルス発生回路PD１は、入力楽器音信号Ａ１
を全波整流（半波整流でもよい）する整流回路２
１４と、この整流回路２１４からの整流出力ａの
ピーク位置に対応して正進行パルスｃを発生する
ピーク検出回路２１６と、このピーク検出回路２
１６からの正進行ピークパルス列Ｃを極性反転な
いし整形して出力するオペアンプ回路２１８とを
含んでおり、オペアンプ回路２１８からは負進行
ピークパルス列Ｃ１が出力されるようになつてい
る。

ピーク検出回路２１６においては、オペアンプ
OP１が設けられており、このオペアンプOP１の
非反転入力端（＋）には、抵抗R₁を介して整流
出力ａが供給されると共に、可変抵抗VR１の調
整により接地電位から負電位−Ｖまでの範囲内で
可変のバイアス電位が抵抗R₂を介して加えられ
ている。オペアンプOP１の反転入力端（−）に
は、オペアンプOP１の出力が順方向ダイオード
D₁を介して加えられ、このダイオードD₁のカソ
ード側には抵抗R₃が接続されている。この抵抗
R₃と接地点との間には、抵抗R₄とコンデンサC₁
との並列回路からなる充放電回路が接続されてい
る。そして、ピークパルス列ＣはオペアンプOP
１の出力端から取出されるようになつている。

上記構成のピーク検出回路２１６においては、
コンデンサC₁がダイオードD₁及び抵抗R₃を介し
てすみやかな充電動作を行なうと共に、ダイオー
ドD₁及び抵抗R₄の存在のためにゆるやかな放電
動作を行なうので、オペアンプOP１は、かかる
充放電動作に伴うコンデンサC₁の端子電圧ｂを
基準電圧としてこれと整流出力ａとを比較するコ
ンパレータとして動作する。このため、オペアン
プOP１の出力端からは、両入力電圧ａ，ｂが一
致するたびにパルスｃが出力されることになる。
このパルスｃは、コンデンサC₁の端子電圧ｂが
ほぼ整流出力ａのピーク値に等しいことから、整
流出力ａのピーク位置に対応して発生される。

なお、上記のピーク検出回路２１６において、
可変抵抗VR１はオペアンプOP１の非反転入力端
（＋）に加える負バイアス値を可変設定すること
によりピーク検出すべき信号レベルを調整するの
を可能にするものである。例えば、この可変抵抗
VR１の可動子を−Ｖの負電位供給位置に設定し
た場合には、それを接地電位供給位置に設定した
場合に比較して、ピーク検出レベルは高くなり、
弦振動の減衰に伴つて比較的早い段階でピーク検
出動作が行なわれなくなる。従つて、できるだけ
弦振動に忠実なピーク検出を行ないたい場合に
は、可変抵抗VR１の可動子を接地電位供給位置
に設定しておけばよい。

ピーク検出回路２１６から発生されたピークパ
ルスｃは、オペアンプ回路２１８に供給される。
オペアンプ回路２１８は、反転アンプとして動作
するオペアンプOP２をそなえており、このオペ
アンプOP２の反転入力端（−）にピークパルス
ｃが入力されている。オペアンプOP２の非反転
入力端（＋）は、一方で抵抗R₅を介して電位源
＋Ｖに接続され、他方で抵抗R₆を介して接地さ
れると共にトランジスタＴ_r1を介して接地されて
いる。そして、トランジスタＴ_r1のベースには、
発音指令信号KON１を抵抗R₇，R₈で分圧した信
号が供給されるようになつている。

かかる構成のオペアンプ回路２１８において、
オペアンプOP２は、トランジスタＴ_r1がオフで
あるかオンであるか、換言すれば発音指令信号
KON１が“０”（低レベル）であるか“１”（高
レベル）であるかによつてスレツシユホールドレ
ベルを異にする。すなわち、発音指令信号KON
１が“０”でトランジスタＴ_r1がオフの場合に
は、スレツシユホールドレベルV₂は、 V₂＝Ｒ_６／Ｒ_５＋Ｒ_６・Ｖとなり、オペアンプOP２は比較的高いスレツシ
ユホールドレベルを有することになる。このた
め、ノイズ等を含めて比較的低振幅の入力パルス
に対応したパルスはオペアンプOP２から出力さ
れないことになる。一方、発音指令信号KON１
が“１”でトランジスタＴ_r1がオンの場合には、
オペアンプOP１はトランジスタＴ_r1のベース−
エミツタ間電圧降下に相当したほぼ0.6〔Ｖ〕の
比較的低いスレツシユホールドレベルを有するこ
とになり、この場合には、比較的低振幅の入力パ
ルスにも応答し、それに対応した出力パルスが得
られることになる。いずれにしても、オペアンプ
OP２の出力端からは、図中に例示するような負
進行ピークパルス列Ｃ１が取出される。

次に、時分割多重方式の発音指令信号形成回路
２０の詳細を述べると、ピークパルス発生回路
PD１〜PD６からそれぞれ送出される負進行ピー
クパルス列Ｃ１〜Ｃ６は、それぞれインバータ
IV１１〜IV１６を介して第１の記憶回路として
のフリツプフロツプFF１１〜FF１６にそれぞれ
セツト信号Ｓとして供給されている。

フリツプフロツプFF１１〜FF１６からの出力
信号Ｑはチヤンネルカウンタ２２０からのチヤン
ネルコード信号CHCに応じてセレクタ２２２で
時分割多重信号に変換され、この時分割多重信号
は第２記憶回路STRに供給されるようになつて
いる。ここで、チヤンネルカウンタ２２０は、第
２図に示すようなクロツク信号φ_Wを計数するこ
とにより、６本の弦を識別するためのチヤンネル
コード信号CHCを発生するものでモジユロ６の
カウンタ（６進カウンタ）である。

第２記憶回路STRは、セレクタ２２２の出力
信号（時分割多重信号）を各々の一方の入力端に
受信するORゲート２２４，２２６と、これらの
ORゲート２２４，２２６の出力信号を入力する
ANDゲート２２８と、このANDゲート２２８の
出力信号を入力としてクロツク信号φ_Wで調時さ
れる６ステージ／１ビツトのシフトレジスタ２３
０とにより構成され、シフトレジスタ２３０の出
力信号はORゲート２２４の他方の入力端に帰還
され、ORゲート２２６の他方の入力端にはリセ
ツト信号Ｘが供給されている。リセツト信号Ｘ
は、後述するように、入力楽器音信号Ａ１〜Ａ６
の半波分もしくは全波分より長い周期で負進行す
るパルス列からなるものである。

上記構成の第２記憶回路STRの動作において
は、セレクタ２２２を介して時分割的に伝送され
てくるフリツプフロツプFF１１〜FF１６の出力
信号Ｑがシフトレジスタ２３０のそれぞれのステ
ージに取込まれ、帰還路を介して循環的に記憶さ
れる一方、各フリツプフロツプFF１１〜FF１６
が各々に対するリセツトパルスのとなり合うパル
ス間（リセツトパルスの１周期中）でセツト状態
にないことを条件にしてリセツト信号Ｘの負進行
タイミングで各ステージがクリヤ又はリセツトさ
れるようになつている。このような動作の結果、
第２記憶回路STRからは、時分割多重形式の発
音指令信号KON（KON１〜KON６）が取出され
る。この信号KONは、一方で前述の楽音形成回
路３０に供給されて楽音形成の用に供され、他方
で分配・ラツチ回路２３２でチヤンネルコード信
号CHCに応じてデマルチプレクスされて各ピー
クパルス発生回路PD１〜PD６に分配供給され
る。各ピークパルス発生回路PD１〜PD６に分配
供給された発音指令信号KON１〜KON６は、前
述したようにスレツシユホールドレベル制御用ト
ランジスタＴ_r1のベースを駆動してオペアンプ回
路２１８の感度を自動制御するのに使用される。

一方、リセツト信号Ｘを形成するための回路部
は、６弦の各々に対応して予め設定された周波数
をもつ６系列のパルス信号f₁〜f₆を発生するリセ
ツト用パルス信号源２３４と、パルス信号f₁〜f₆
をそれぞれクロツク信号φ_Wに応じて同期遅延さ
せる同期遅延回路２３６と、この回路２３６から
出力される同期化されたパルス信号f₁〜f₆をチヤ
ンネルコード信号CHCに応じて時分割多重化す
るセレクタ２３８と、このセレクタ２３８の出力
信号の立上り微分して負進行パルス信号Ｘを発生
する微分回路DFとをそなえており、微分回路DF
は、セレクタ２３８の出力信号を入力としてクロ
ツク信号φ_Wで調時される６ステージ／１ビツト
のシフトレジスタ２４０と、このシフトレジスタ
２４０の出力を反転するインバータ２４２と、セ
レクタ２３８の出力信号及びインバータ２４２の
出力信号を入力とするNANDゲート２４４とで構
成されている。リセツト用パルス信号源２３４か
ら発生されるパルス信号f₁の周期は、ピークパル
ス発生回路PD１の整流回路２１４として全波整
流回路を用いた場合には、対応する入力楽器音信
号Ａ１の半周期より長く設定され、整流回路２１
４として半波整流回路を用いた場合には、対応す
る入力楽器音信号Ａ１の一周期より長く設定され
る。同様にして、他のパルス信号f₂〜f₆について
も各々の周期は対応する入力楽器音信号Ａ２〜Ａ
６の半周期より長く（全波整流の場合）又は一周
期より長く（半波整流の場合）定められる。な
お、パルス信号f₁〜f₆の周期は、対応するピーク
パルス列Ｃ１〜Ｃ６の最長の発生周期よりそれぞ
れ長ければよいので、必ずしもf₁〜f₆相互間で周
期が異なつている必要はなく、例えば最低弦音に
対応したピークパルス列の最長周期より長いある
１つの周期を定めてもよく、このようにすればパ
ルス信号f₁〜f₆は同一周波数となつて単一の発振
器を設けるだけで足りるようになる。

リセツト信号Ｘの形成動作においては、セレク
タ２３８からパルス信号f₁〜f₆がセレクタ２２２
の信号送出動作に同期して時分割多重化されて送
出される。このとき送出される時分割多重信号は
一方でNANDゲート２４４に直接供給されるが、
他方でシフトレジスタ２４０で６ステージ分の遅
延を受ける。このため、NANDゲート２４４の出
力はセレクタ２３８から多重化パルスf₁〜f₆が入
力されるたびに負進行することになる。このよう
な負進行パルスは、パルス信号f₁〜f₆の各々の１
周期毎にその立上りタイミングに同期して発生さ
れ、このようにして発生される一連の負進行パル
スによつてリセツト信号Ｘが形成される。

リセツト信号Ｘは、前述したように第２記憶回
路STRに供給される一方、クロツク信号φ_Wで調
時されるＤ−フリツプフロツプ２４６に供給され
る。このＤ−フリツプフロツプ２４６は、リセツ
ト信号Ｘに対してクロツク信号φ_Wの１ビツトタ
イム（１チヤンネルタイム）分の遅延を与えるも
ので、その出力端からは反転信号が取出される
ようになつている。この遅延反転信号はクロツ
ク信号φ_Wの反転信号_Wと共にANDゲート２４
８に供給され、AND演算されることによつて、
第２図に示すクロツク信号φ_Wの負進行パルスの
幅に相当する幅をもつたリセトパルスＹに変換さ
れる。このリセツトパルスＹは、６個のANDゲ
ートAG１〜AG６の各一方の入力端に供給され、
ANDゲートAG１〜AG６の各他方の入力端に
は、チヤンネルコード信号CHCをデコードする
デコーダ２５０の６本の出力ラインが図示のよう
に接続されている。なお、デコーダ２５０の出力
ライン「１」、「２」、「３」……「６」が１つづつ
ずらした形でANDゲートAG６，AG１，AG２…
…AG５に接続されるようになつているのは、時
分割多重化リセツト信号Ｘにフリツプフロツプ２
４６でクロツク信号φ_Wの１ビツトタイム（１チ
ヤンネルタイム）分の遅延を与えていることによ
るものである。

フリツプフロツプ２４６から送出された時分割
多重化形式のリセツト信号Ｘは、ANDゲート２
４８で整形されてからANDゲートAG１〜AG６
において時分割多重化を解かれ、並列的なリセツ
トパルスＹ１〜Ｙ６に変換される。これらのリセ
ツトパルスＹ１〜Ｙ６は対応するフリツプフロツ
プFF１１〜FF１６に供給され、それらをリセツ
トさせるように作用する。この結果、フリツプフ
ロツプFF１１〜FF１６はピークパルス列Ｃ１〜
Ｃ６でそれぞれセツトされた後、リセツトパルス
Ｙ１〜Ｙ６でそれぞれリセツトされるようにな
り、このようなセツト−リセツト動作はピークパ
ルス列Ｃ１〜Ｃ６が到来しなくなるまでくりかえ
される。このようなフリツプフロツプ動作に関連
して、第２記憶回路STRは、リセツト信号Ｘの
となり合うパルス間（信号Ｘの１周期中）におい
て各フリツプフロツプFF１１〜FF１６がそれぞ
れセツトされていれば“１”（高レベル情報）を
記憶し、セツトされていなければリセツト信号Ｘ
に応じてクリヤされる。従つて、第２記憶回路
STRの出力端からは、各ピークパルス列Ｃ１〜
Ｃ６の反復的発生期間、すなわち入力楽器音信号
Ａ１〜Ａ６の存在期間を時分割的に表現する発音
指令信号KON（KON１〜KON６）が得られるこ
とになる。

ここで、第６図を参照して１チヤンネル分の発
音指令信号形成動作を説明する。まず、フリツプ
フロツプFF１１は第６図１に示すようなピー
クパルス列でセツト駆動されると共に、リセツト
用パルス信号源２３４からは、第６図f₁に示すよ
うな、ピークパルス列１の最長周期より長い周
期のパルス信号が発生される。そして、第６図
Ｘ，Ｙ１に示すように、リセツトパルスＹ１はリ
セツト信号Ｘが“１”になつてからτ_１後に発生
される。この時間τ_１はクロツク信号φ_Wの１ビ
ツトタイムから第２図に示すクロツク信号φ_Wの
正進行パルスの幅に相当する時間を差引いたもの
にほぼ等しい。

ところで、最初のピークパルス１が到来する
時点t₁より前においては、フリツプフロツプFF
１１はリセツトパルスＹ１によりリセツトされて
おり、フリツプフロツプFF１１の出力Ｑは
“０”にある。また、第２記憶回路STRもリセツ
ト信号Ｘによりクリヤされており、発音指令信号
KON１は“０”にある。

次に、時点t₁になると、最初のピークパルス
１によりフリツプフロツプFF１１はセツトさ
れ、その出力Ｑは“０”から“１”に変化する。
このときのフリツプフロツプFF１１の出力Ｑは
セレクタ２２２を介して第２記憶回路STRに取
込まれ、記憶されるが、シフトレジスタ２３０の
出力端に記憶内容が現われるのは第６図に示すよ
うに時点t₁からτ_２の時間だけ遅れた時点であ
る。この遅延時間τ_２はシフトレジスタ２３０の
６ステージ分の信号伝送時間に相当する。結局、
発音指令信号KON１はフリツプフロツプFF１１
がセツトされてから時間τ_２遅れて“０”から
“１”に変化する。

時点t₁後において、初めてのリセツト用のパル
ス信号Ｘが発生されると、第２記憶回路STRの
シフトレジスタ２３０から出力される発音指令信
号KON１が該レジスタ２３０の入力側に帰還さ
れるのが阻止される（信号Ｘが低レベルであるた
め）。しかし、このパルス信号Ｘが発生された時
点では対応するフリツプフロツプFF１１はセツ
ト状態にあるため該フリツプフロツプFF１１の
出力信号（Ｑ＝“１”）がORゲート２２４，２２
６およびANDゲート２２８を介してシフトレジ
スタ２３０に入力され、したがつて第２記憶回路
STRはリセツト又はクリアされない。その後、
パルス信号Ｘをτ_１だけ遅延したリセツトパルス
Ｙ１によりフリツプフロツプFF１１がリセツト
され、その出力Ｑは“１”から“０”に変化す
る。この状態はピークパルス１が発生するまで
続く。この状態においてはパルス信号Ｘが消滅し
ているので（Ｘ＝“１”）、シフトレジスタ２３０
の帰還路が動作して発音指令信号KON１は記憶
保持される。従つて、発音指令信号KON１はフ
リツプフロツプFF１１がリセツトされたことに
は無関係に“１”を持続する。尚、この場合、パ
ルス信号Ｘ（すなわちf₁）の周期は、上述したよ
うに入力楽器音信号Ａ１の半周期又は一周期より
長く設定されているので、フリツプフロツプFF
１１がリセツトされても次にパルス信号Ｘ（f₁）
が発生するまでには該フリツプフロツプFF１１
はセツトされている。以下、同様にしてフリツプ
フロツプFF１１はピークパルス列１によるセ
ツトとリセツトパルスＹ１によるリセツトとを交
互にくりかえすが、第２記憶回路STRはパルス
信号Ｘのとなり合うパルス間でフリツプフロツプ
FF１１がセツトされている限りリセツトされな
い。

この後、弦振動の減衰に伴つてt₂の時点で最後
のピークパルス１が発生されると、フリツプフ
ロツプFF１１はこの最後のピークパルス１で
セツトされ、つづいてリセツトパルスＹ１でリセ
ツトされる。しかしながら、この後はセツトパル
スとなるべきピークパルス１が到来しないの
で、フリツプフロツプFF１１はリセツト状態を
つづけることになり、その出力Ｑは“０”をとり
つづける。

時点t₂以後２発目のリセツト用のパルス信号Ｘ
が発生されると、すでにフリツプフロツプFF１
１の出力Ｑは“０”になつているので、ANDゲ
ート２２８の出力は“０”となり、シフトレジス
タ２３０のFF１１に対応するステージはリセツ
トされ、その記憶情報は“０”となる。この
“０”情報がシフトレジスタ２３０の出力端に現
われるのは、第６図に示すようにt₂以後２発目の
パルス信号Ｘのあとほぼτ_２の時間経たt₃の時点
である。従つて、信号KON１はt₃の時点で“１”
から“０”に復帰する。

以上のようにして得られた発音指令信号KON
１は、最後のピークパルス１の発生時点t₂から
少なくとも入力楽器音信号Ａ１の半波分（全波整
流の場合）又は一波分（半波整流の場合）遅れた
t₃の時点で無信号時のレベルに復帰するので、入
力楽器音信号Ａ１の存在期間を忠実に反映したも
のとなる。また、この信号KON１は分配・ラツ
チ回路２３２を介してピークパルス発生回路PD
１に帰還され、トランジスタＴ_r1のベースを駆動
することによつてオペアンプOP２のスレツシユ
ホールドレベルを自動的に制御するので、信号
KON１が“１”にある入力存在期間中はオペア
ンプOP２が高感度で動作すると共に、信号KON
１が“０”にある入力不存在期間中はオペアンプ
OP２が低感度で動作してノイズ等による誤動作
を未然に防止することができる。

上記では１チヤンネル分の動作を例示したが、
第５図の回路では、かような動作が６チヤンネル
分時分割的に行なわれるものである。

なお、上記した第５図の回路において、入力楽
器音信号の存在期間を忠実に反映しない形で発音
指令信号KON１を取出したい場合には、可変抵
抗器VR１を調整してピークパルス検出動作の終
了時点を早めるようにすればよい。

上述のようにして、周波数情報形成回路１０か
らは各チヤンネルの周波数ナンバ信号Ｆ_oが時分
割多重形式で出力され、また発音指令信号形成回
路２０からは各チヤンネルの発音指令信号KON
が時分割多重形式で出力されてそれぞれ楽音形成
回路３０に入力される。この場合、各チヤンネル
の周波数ナンバ信号Ｆ_o及び発音指令信号KONは
それぞれチヤンネルコード信号CHC（クロツク
信号φ_W）にしたがつて時分割多重化されている
ので、両信号Ｆ_o及びKONは同期しており、同一
チヤンネルに関する信号Ｆ_o及びKONは同一タイ
ミングで楽音形成回路３０に入力される。楽音形
成回路３０では、各チヤンネル毎に、周波数ナン
バ信号Ｆ_oに対応した音高の楽音信号TSを発音指
令信号KONに基づき形成し、サウンドシステム
４０に出力して発音させる。勿論、発音指令信号
KONが“０”のチヤンネル（演奏されていない
弦に対応するチヤンネル）では楽音信号TSは形
成されない。

以上に詳述したように、この発明による外部音
入力型電子楽器は、入力楽音信号に基づいてデイ
ジタル周波数情報を形成し、デイジタル的に楽音
合成を行なうようになつているので、変化に富ん
だ多種多様の楽音を奏出できる顕著な作用効果を
有するものである。その上、デイジタル回路を主
体にした構成であるため、容易にIC化すること
ができ、小型軽量化を達成できる利点もある。

【図面の簡単な説明】

第１図は、この発明の一実施例によるギター音
入力型電子楽器のブロツク図、第２図は、第１図
の装置で用いられるタイミング信号を示すタイム
チヤート、第３図は、第１図の装置における周波
数情報形成回路の詳細を示す回路図、第４図は、
第３図の回路の動作を説明するためのタイムチヤ
ート、第５図は、第１図の装置における発音指令
信号形成回路の詳細を示す回路図、第６図は、第
５図の回路における１チヤンネル分の信号形成動
作を説明するためのタイムチヤートである。 PU１〜PU６……弦振動ピツクアツプ、FD１
〜FD６……基本波パルス発生回路、PD１〜PD
６……ピークパルス発生回路、１０……周波数情
報形成回路、２０……発音指令信号形成回路、３
０……楽音形成回路、１０２……インターバルカ
ウンタ、１０４……Ｆナンバ変換回路、１０６…
…Ｆナンバ記憶回路。

Claims

【特許請求の範囲】１外部から入力された楽音信号に応じて所望の
楽音を合成し、発音させるようにした外部音入力
型電子楽器において、 (a) 前記入力楽音信号の基本波を抽出してその基
本波周期に対応した周期の基本波パルスを発生
する手段と、 (b) 前記基本波パルスの各周期毎にその周期に対
応した計数値出力を発生する計数手段と、 (c) 前記基本波パルスの各周期毎に前記計数値出
力を一時的に記憶する一時記憶手段と、 (d) この一時記憶手段から送出される計数値出力
と前記計数手段から送出される計数値出力とを
となり合う周期毎に順次に比較して両者が一致
するたびに一致出力を発生する比較手段と、 (e) 前記一致出力が発生されたことを条件に、一
致に係る計数値出力に対応した周波数情報を発
生する手段と、 (f) 前記入力楽音信号の存否を検出して発音指令
信号を出力する手段と、 (g) 前記周波数情報及び前記発音指令信号に基づ
いてデイジタル処理により楽音を合成する手段
とをそなえたことを特徴とする外部音入力型電子楽
器。２外部から入力された複数系列の楽音信号に応
じて所望の複数の楽音を合成し、発音させるよう
にした外部音入力型電子楽器において、 (a) 前記複数系列の入力楽音信号の基本波をそれ
ぞれ抽出して各々の基本波周期に対応した周期
の複数系列の基本波パルスを発生する手段と、 (b) 前記複数系列の基本波パルスを時分割多重化
する手段と、 (c) この時分割多重化された基本波パルス信号に
基づいて各基本波パルス系列毎にその周期に対
応した計数値出力を時分割的に発生する計数手
段と、 (d) この計数手段から送出される計数値出力を時
分割的に一時記憶する一時記憶手段と、 (e) この一時記憶手段から送出される計数値出力
と前記計数手段から送出される計数値出力とを
となり合う周期毎に順次に比較し、両者が一致
するたびに一致出力を発生する比較手段と、 (f) 前記一致出力が発生されたことを条件に、一
致に係る計数値出力に対応した周波数情報を発
生する周波数情報発生手段と、 (g) この周波数情報発生手段から送出される周波
数情報を時分割的に記憶する時分割記憶手段
と、 (h) 前記複数系列の入力楽音信号の存否を検出し
て時分割多重形式の発音指令信号を発生する手
段と、 (i) 前記時分割多重形式の発音指令信号と前記時
分割記憶手段から送出される周波数情報とに基
づいてデイジタル処理により楽音を合成する手
段とをそなえたことを特徴とする外部音入力型電子楽
器。