JPS6347917Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案はエンベロープ時間に関連する係数を累
算してエンベロープ波形を得る方式において該係
数の累算のタイミングを音源周波数のゼロクロス
点で行ない乗算による歪を少なくした電子楽器に
関するものである。 従来の電子楽器のエンベロープ信号発生回路の
方式にはコンデンサと抵抗より成る時定数回路の
充放電特性を利用したアナログ方式と量子化ステ
ツプ情報を記憶させたデジタル方式とがある。し
かし、アナログ方式ではエンベロープを構成する
ADSR（アタツク、デイケイ、サステイン、リリ
ース）各部分に対し各種の特性を用意するため、
多数の抵抗器、ダイオード、切換スイツチを組合
せて切換える形式があるが回路構成が複雑とな
る。これに対し、デジタル方式では量子化ステツ
プ数を密にしてしかも各種のアタツク時間、ホー
ルド時間、デイケイ時間の特性を用意するには、
これらの情報を記憶する記憶容量がぼう大なもの
となるという問題点があつた。 これに対し本出願人は新規のエンベロープ発生
回路を提案している。すなわち、アタツク、デイ
ケイ時間に関連する係数を記憶回路に記憶してお
き、該係数を累算器で累算し、累算出力信号をア
ドレスとしてエンベロープ波形記憶回路からエン
ベロープ波形を読み出すものであり、アタツク波
形とデイケイ波形を共通にしてデイケイ波形はエ
ンベロープ波形を反転して形成するものである。
これにより各種のアタツク時間、デイケイ時間の
エンベロープ波形を少ない記憶容量で得ることが
できる。さらにホールド時間を与えるためデイケ
イのタイミングを制御するゲートを設けることに
よりアタツク、ホールド、デイケイの波形を得る
こともできる。 このようにしてデジタル的に発生したエンベロ
ープ波形をある音源周波数に乗算する場合は、通
常第１図ａ〜ｃに示すように、エンベロープ波形
の累算のタイミングは音源周波数と非同期で行な
われている。すなわち、同図ａの音源波形に対し
同図ｂの階段状にレベル変化したエンベロープ波
形を乗算すると、同図ｃの被乗算の音源波形が得
られる。この被乗算波形がエンベロープ波形のレ
ベル変化点においてはゼロクロス点以外の場合に
は不連続となり、これが雑音の原因となる。この
雑音を減少するには、従来はエンベロープ波形の
レベル変化をなめらかにするため、ワード数従つ
てビツト数を増加し階段を小刻みにする方法がと
られるが、これでは累算処理が複雑化することは
明らかである。 本考案の目的は係数を累算して得られるエンベ
ロープ波形のワード数を増加することなく音源周
波数との乗算による歪を軽減しうるようにした電
子楽器を提供することである。 前記目的を達成するため、本考案の電子楽器
は、タイミングパルスを発生するタイミング発生
回路と、該タイミング発生回路で駆動されるアド
レスカウンタと、前記タイミングパルスに応じ音
源加算係数メモリからの周波数情報をトーン累算
器で累算し、該累算値をアドレスとして正弦波テ
ーブルより半周期の正弦波を読出し、EX−OR
回路により全周期の楽音波形を形成し、Ｄ／Ａ変
換器でアナログ楽音波形に変換するようにした音
源部と、前記アドレスカウンタのアドレスパルス
によつて、アタツク・デイケイ時間を制御する係
数が読出されるアタツク・デイケイ係数メモリ
と、 該アタツク・デイケイ係数メモリからのアタツ
ク・デイケイ係数と記憶回路からの読出し値とを
加算する加算器と該加算結果を記憶し再び加算回
路に読出す記憶回路とより成り、前記タイミング
発生回路のタイミングパルスと前記アドレスカウ
ンタのアドレスパルスとの一致信号に応じ、該一
致信号のタイミングで前記加算器から前記アタツ
ク・デイケイ係数を累算し該累算出力の変化信号
を出力するとともに累算出力が所定値になつたこ
とを検知しアタツク・デイケイの各終了信号を出
力する累算器と、 外部からのアタツク信号と前記累算器からのア
タツク・デイケイの各終了信号とにより累算器に
与える係数を前記一致信号のタイミングでアタツ
クの時はアタツク係数とし、デイケイの時はデイ
ケイ係数とするエンベロープ制御回路と、対数曲
線を持つエンベロープ波形の振幅を記憶し前記累
算出力の変化信号により読出すエンベロープ波形
テーブルおよび該エンベロープ波形テーブルの出
力信号を前記一致信号のタイミングで波形の上
昇、下降の変換時に反転するEX−OR回路と、
該EX−OR回路の出力信号をアナログ波形に変
換するＤ／Ａ変換器と、前記アドレスカウンタの
出力信号を用いて各チヤンネル毎のエンベロープ
形成のためのアドレスに対応する時分割多重化信
号を出力するチヤンネルデコーダと、前記Ｄ／Ａ
変換器のアナログ出力を対応するチヤンネル毎に
時分割し、振分けるアナログマルチプレクサと、 前記音源部のトーン累算器からチヤンネル対応
のアドレス出力を入力し、前記累算器からの累算
出力の変化点にゼロクロス点の同期信号を一致さ
せるようにエンベロープ波形の読出しを制御する
ゼロクロス点検出回路と、より成るエンベロープ
波形形成回路とを具備し、 前記累算器を上記時分割多重化信号を用いて、
各チヤンネルで時分割動作させるとともに、前記
累算器からのアドレスで各チヤンネルのアタツク
対応のエンベロープ波形を形成した後、累算器か
らのデイケイ期間出力信号により前記アタツク・
デイケイ係数メモリの読出しと前記エンベロープ
波形テーブルからのエンベロープ波形データとの
読出しを反転させてデイケイ波形を形成し、か
つ、前記累算器からのデイケイ終了信号によりエ
ンベロープ制御回路は累算を終了させることによ
りエンベロープ波形の全てを形成し、 対応するチヤンネル毎に時分割して振分け出力
し、前記アナログ楽音波形を形成するＤ／Ａ変換
器を制御して楽音波形にエンベロープを付与する
とともに、前記チヤンネルデコーダに対応して複
数チヤンネルのゼロクロス検出回路により、前記
周波数情報を累算したアドレス出力（MBS）に
よつて楽音波形のゼロクロス点を検出し、該ゼロ
クロス点の検出信号に、前記エンベロープ制御回
路からの累算出力の変化点を一致させるようにし
てエンベロープ波形の全てを形成し、 その後対応するチヤンネル毎に、前記アドレス
カウンタの出力信号から、前記チヤンネルデコー
ダの各チヤンネルの時分割多重化信号を得て、前
記アナログマルチプレクサにより時分割して振分
け出力するようにしたことを特徴とするものであ
る。 以下本考案の原理と実施例につき詳述する。 第２図ａ〜ｄは本考案の原理説明図である。本
考案では、第１図ａ，ｂ，ｃの比較で分るように
音源周波数のゼロクロス点とエンベロープ波形の
レベル変化点が一致した所では不連続は生じない
ことに着目し、音源周波数のゼロクロス点とエン
ベロープ波形のレベル変化点を同期させて乗算す
るようにしたものである。すなわち、同図ａの音
源信号から同図ｂのゼロクロス信号を検出し、こ
れに同期させてエンベロープメモリからエンベロ
ープ時間に関連する係数を読み出し累算器に送り
込み累算を行ない同図ｃのようなアタツク、ホー
ルド、デイケイ（またはアタツク、デイケイ）よ
り成るエンベロープ波形を得る。同図ａの音源波
形と同図ｃのエンベロープ波形を乗算することに
より、第１図ｃのような不連続点のない被乗算音
源波形が得られ、このような波形ならば雑音は皆
無となる筈である。しかし実際の累算器における
デジタル波形は1/2波長のワードを用意し、次の
１／２波長は正負のサインビツトを反転して表わし
処理の簡略化を図つている。このようにすると後
半においてはエンベロープ波形のレベル変化点が
音源波形のゼロクロス点を飛び越す場合が起つて
くる。たとえば音源サインテーブルの1/2波長を
256ワードとし累算係数を10とすれば、累算値出
力は10，20，30，…，250，４，14，24，…とい
うように、サインビツトの反転部で250から４へ
と移り、ゼロクロス点を通りすぎた点４で乗算が
行なわれる。すなわち１波長２回のゼロクロス点
のうち１回はわずかにずれることになるが非同期
に比べて格段に雑音が軽減されることは明らかで
ある。 第３図は上述の原理に従う本考案の実施例の構
成説明図である。 同図は本考案をリズム発生回路に適用した場合
の要部であるエンベロープ部の実施例説明図であ
り、ここで音源数を16個として16チヤンネルを設
け、そのエンベロープ波形の形成を時分割で行な
うものとし、リズムパターン信号に対応した音源
のリズム音を出力する。同図において、リズムパ
ターン発生器より２種のリズムパターン信号（以
下アタツク信号という）Ａ，Ｂのうちのアタツク
信号Ａをエンベロープ制御回路１７に入力し、エ
ンベロープ波形のアタツクとデイケイのタイミン
グを後述の信号Ｃ１，Ｃ２により形成し、タイミ
ング発生回路１９で駆動するアドレスカウンタ２
０を介して指定されるチヤンネルデコーダ２１か
らのチヤンネル指定信号（CH1）をエンベロー
プ制御回路１７に与え、指定されたアドレス信号
をOR回路１５を介してアタツクデイケイ係数メ
モリ１３に入力する。アタツクデイケイ係数メモ
リ１３はアドレスカウンタ２０からのアドレスに
より、後述のアタツクとデイケイの加算係数を読
み出し、イン制御された係数ゲート２６を通して
加算器、ゲート回路、レジスタ、記憶回路
（RAM）より成る累算器１１に与える。次にア
タツク信号Ｂをエンベロープ制御回路１８に入力
し、エンベロープ制御回路１７と同様にエンベロ
ープ波形のアタツクとデイケイのタイミングを信
号Ｃ１，Ｃ２により形成し、チヤンネルデコーダ
２１からのチヤンネル指定信号（CH16）をエン
ベロープ制御回路１８に与え、指定されたアドレ
ス信号をOR回路１５を介してアタツクデイケイ
係数メモリ１３に入力する。この場合係数ゲート
２６は累算器１１からのアタツク終了信号Ｃ１の
発生時、エンベロープ制御回路１８を介して得ら
れた制御信号が“Ｈ”となることによりオフ制御
され、アタツクデイケイ係数メモリ１３から累算
器１１へ与えられる係数を遮断する。その結果、
累算器１１は“０”を加算することになり、同じ
値をホールドして出力し続ける。すなわち、エン
ベロープ制御回路１７，１８では累算器１１から
のアタツク終了信号Ｃ１の発生時係数ゲート２６
のオンオフ状態を異にするもので、これによりホ
ールド状態のないエンベロープか、ホールド状態
を有するエンベロープかを選択する。そして、本
考案ではこの両種の波形が指定チヤンネル内に含
まれる。 累算器１１においては、アドレスカウンタ２０
からのアドレスと、エンベロープ制御回路１７，
１８からOR回路１６を介して与えられるチヤン
ネル指定信号により指定され、加算係数が後述す
る方法で累算されて累算出力信号として８ビツト
の２進のアドレス情報を出力し、エンベロープ波
形テーブル１４に与える。累算器１１の処理デー
タは10ビツトとし、前記８ビツトのアドレスデー
タの外に桁上げ信号Ｃ１，Ｃ２が含まれる。そし
て８ビツトのアドレスデータがエンベロープ波形
テーブル１４に送られる場合上位５ビツトをアド
レスとし、下位３ビツトは切り捨てられる。また
信号Ｃ１はアタツク期間が終了したことを示し、
信号Ｃ２はデイケイが終了したことを表わし、前
述のエンベロープ制御回路１７に送られる。この
累算器１１においては16チヤンネルに対応し16個
のエンベロープ波の累算出力信号が得られる。 アタツクデイケイ係数メモリ１３に格納される
アタツク、デイケイ係数により累算されるエンベ
ロープ波形の立上り、立下り間のエンベロープ時
間Ｔは下式により求められる。 Ｔ＝Ｗ／２×A_AD× (1) ここで Ｗ；ワード数 A_AD；アタツクデイケイ加算係数 ；音源周波数 （ゼロクロス数の1/2） 提案例ではＴはクロツクC_Lと加算係数A_ADで決
まり、周波数には無関係であつたが、本考案で
はＴは周波数と加算係数A_ADに依存し、周波数
に同期するように設定される。 エンベロープ波形テーブル１４は５ビツトの累
算出力信号をアドレスとする32ワードのエンベロ
ープ波形を記憶している。第１表はその１例を示
す。 この値は下式により求めたものである。エンベ
ロープ波形テーブル１４は32ワード、８ビツトの
固定メモリ（ROM）の場合、 Ｙ；ビツト数 Ｗ；ワード係（０〜31） この波形は第４図に示され、アタツク、デイケ
イ両波形に共用される。

【表】

【表】 以上は累算器１１の出力信号の上位５ビツトを
アドレスとする32ワードで示したが、これを６ビ
ツト以上とることによりさらに量子化ステツプ数
を密にすることができる。 次にエンベロープ波形テーブル１４の内容を排
他的（EX）OR回路２２に入れ、信号Ｃ１によ
りアタツク波形32ワード終了後、信号Ｃ１が次の
サイクルの初期値より高レベルになると、エンベ
ロープ波形テーブル１４からのデータを反転させ
デイケイ波形を形成する。第５図ａはエンベロー
プ制御回路１７の制御に関連するアタツクとデイ
ケイの波形の反転を示すもので、同図ｂの信号Ｃ
１はアタツク終了を、同図ｃの信号Ｃ２はデイケ
イの終了を示すこととなる。 第６図ａはエンベロープ制御回路１８の制御に
関連するアタツク、ホールド、デイケイより成る
波形を示すものである。同図ｂに示す外部からの
アタツク信号Ｂが発生すると、初期設定時間後ア
タツク波形32ワードを発生し、この終了後桁上げ
信号として同図ｃのアタツク終了信号Ｃ１を発生
する。この場合は第５図ａと異なり、信号Ｃ１に
より直ちにデイケイに移るのではなくゲート２６
の制御によりホールド状態となり、アタツク信号
の立下りによつてデイケイに移る。この関係は同
図ｂ，ｃの相関で示される。これら第５図ａ、第
６図ａの何れの波形の場合もアタツクとデイケイ
は共通の波形であるから、デイケイ時EX−OR
回路２２で反転が行なわれる。このEX−OR回
路２２の出力をＤ／Ａ変換器２３を通してアナロ
グ量に変換しエンベロープ波形が得られる。 以上はエンベロープ部の構成であるが、本考案
では前述のアタツクデイケイ係数A_ADを適当に選
択することによりエンベロープ時間Ｔを音源部の
音源波形のゼロクロス点の周期に同期するように
構成したものである。 音源部はエンベロープ部と同様の構成を有し、
アドレスカウンタ２０からのチヤンネルアドレス
に同期して音源加算係数メモリ３０から音源加算
係数を読み出し、加算器、ゲート回路、レジス
タ、記憶回路（RAM）より成るトーン累算器３
１に与える。この音源加算係数が累算され音源周
波数に対応する累算出力信号をアドレスとして
256ワードの正弦波テーブル32より半波長の正弦
波を出力する。この出力をエンベロープの場合と
同様にEX−OR回路３３に入力しトーン累算器
３１の累算出力信号の桁上げ信号Ｃ１′により反
転させデジタルの正弦波音源波形が得られる。こ
の音源波形の周波数は ＝C_L／ｎ×T_AD／Ｎ×２×W_S（Hz） (2) ここで C_L；クロツク周波数 ｎ；タイミング分周数 T_AD；音源加算係数 Ｎ；チヤンネル数 W_S；ワード数 式(2)を式(1)に代入してエンベロープ時間Ｔを求
めると、 Ｔ＝Ｎ×Ｗ×W_S／A_AD×C_L／ｎ×T_AD (3) いまＮ＝16、Ｗ＝32、W_S＝256、ｎ＝４とすれ
ば Ｔ＝131072／A_AD×C_L／４×T_AD（秒） (4) により求められる。 この場合、音源周波数が決定していると、式
(1)から簡単に求められる。 たとえば、＝1KHzとすれば、式(1)から、 A_AD＝0.8のとき Ｔ＝32／２×0.8×10³＝20（ms） A_AD＝3.2のとき Ｔ＝32／２×3.2×10³＝５（ms） となる。 このように、本考案ではエンベロープ部の累算
器１１のエンベロープ時間Ｔを音源周波数のゼロ
クロス点の周期に合わせるように構成する。そこ
で第３図において、ホールド制御のための係数ゲ
ート２６を利用してゼロクロス点に同期しアタツ
クデイケイ係数を読み出すように制御する。その
ため、累算器３１の累算値出力のチヤンネル対応
の最上位ビツト（MSB）をゼロクロス検出回路
４０₁〜４０₁₆に加えてゼロクロス検出信号を出
力させ、この出力をOR回路４１を介し係数ゲー
ト２６の制御回路に挿入したゲート２７を通して
係数ゲート２６の係数読み出しのタイミングとす
る。すなわち、係数ゲート２６は音源周波数のゼ
ロクロス時に開き、係数を累算器１１に送る。従
つて累算器１１はゼロクロス時に同期して累算を
行なう。この累算値出力により前述の手順を経て
Ｄ／Ａ変換器２３よりアナログのエンベロープ波
形を出力する。そして、音源部の乗算形Ｄ／Ａ変
換器３４に入力され、EX−OR回路３３からの
デジタルの正弦波音源周波数と乗算されたアナロ
グ信号に変換される。そして次のアナログマルチ
プレクサ３５により時分割されたアナログデータ
を各チヤンネルCH１〜CH１６に振り分け、サ
ンプルホールド回路３６により1/16単位時間のア
ナログデータをホールドして出力する。このよう
にしてエンベロープ波形のレベル変化点を音源波
形のゼロクロス点に同期させて乗算することにな
り、第２図の原理を実現することができる。 第７図は第３図のゼロクロス検出回路４０の具
体回路例を乗算器１１の詳細回路との関連におい
て説明する。 累算器１１は加算器５１、ゲート回路５２、レ
ジスタ５３および記憶回路（RAM）５４がルー
プに接続され、アドレスカウンタ２０からのアド
レス信号によりアタツクデイケイ係数メモリ１３
からこの信号に対応したアタツク係数が加算器５
１に出力される。加算器５１の出力データは前述
のOR回路１６の出力の“Ｈ”レベルによりゲ
ート回路５２を通過し、レジスタ５３とRAM５
４の読み込みをタイミングクロツクτ₂，τ₃で制御
することによりループを循環してたとえば第４図
に対応する累算が行なわれる。アタツク計算の終
了はレジスタ５３のＣ１信号の桁上げにより知る
ことができる。 このＣ１信号の発生時、これがアタツク信号Ａ
に対応しエンベロープ制御回路１７により制御さ
れると第５図に示すように直ちにデイケイに入
る。これに対し、アタツク信号Ｂに対応しエンベ
ロープ制御回路１８により制御されると第６図に
示すように係数ゲート２６を遮断して一旦ホール
ド状態となりアタツク信号の立下りでデイケイに
入る。何れの場合にもＣ１信号の発生により前述
のOR回路１５の出力をアタツクデイケイ係数
メモリ１３に入れ、アタツク係数をデイケイ係数
に切り換える。同時にＣ１信号の出力をEX−
OR回路２２に入力しエンベロープ波形テーブル
（ROM）１４の出力信号を反転させ、デイケイ
波形を形成する。デイケイが終了するとレジスタ
５３のＣ２信号の桁上げを生じ、OR回路１６の
出力により累算を停止させる。また、アタツ
ク、デイケイの途中で再びアタツク入力があると
リセツトとし、累算器１１をクリアし再び累算を
始める。累算結果は信号Ｃ１，Ｃ２を除いて上位
５ビツトをエンベロープ波形テーブル（ROM）
１４へ前述の32ワードに対応するアドレスとして
入力し、下位３ビツトは切り捨てる。エンベロー
プ波形データはEX−OR回路２２を通り、前述
のようにデイケイでは反転され、Ｄ／Ａ変換器２
３を通してアナログ量に変換される。 提案例の場合には音源波形のゼロクロスタイミ
ングとは非同期で単にアタツク、デイケイ時間に
関連した係数により累算が行なわれていたが、本
考案では音源波形のゼロクロスタイミングと同期
した係数の累算が行なわれ、この累算の同期をと
るために、ゲート２６にゼロクロス検出回路４０
（各チヤンネルの共通番号で示す）からゼロクロ
ス検出信号を送り制御する。 ゼロクロス検出回路４０は同図に示すように、
トーン累算器３１の累算値出力のMSBを取り出
し、AND回路４２によりチヤンネル同期させた
出力を、同一クロツクで駆動した縦続接続のＤ形
フリツプフロツプ（DFF）４３，４４を経て、
DFF４３のQ₁出力とDFF４４のQ₂出力とをAND
回路４５を通してゲート２７を介して係数ゲート
２６に入力する。 第８図ａ，ｂ〜は上述のゼロクロス検出回
路４０の動作波形図である。すなわち、同図ａの
音源波形に同期したタイミング周波数がレジスタ
５３とRAM５４に与えられて累算が行なわれ
る。音源部のトーン累算器３１からの出力MSB
をAND回路４２を介してDFF４３のＤ端子に入
力し、同図ｂのQ₁出力として音源波形のゼロ
クロス点を周期とするパルス波形が得られる。ま
た縦続接続されたDFF４４の同図ｂのQ₂出力
は、Q₁出力より同図ｂの１クロツクだけ遅れ
て発生する。従つてQ₁出力を反転した同図ｂ
のQ₁出力とQ₂出力とをAND回路４５に入力し論
理積をとると、同図ｂに示すように、音源波形
のゼロクロス点に対応した１クロツクパルスのゼ
ロクロス検出信号が得られる。また同図ｂのサ
インビツトは音源波形の正負を示す。 実施例では、音源波形のゼロクロス点を検出し
たが、別の基準電圧を設定し、被乗算音源波形の
各乗算点の不連続が微小であるように分布させれ
ば実質的に雑音発生を小さく抑えることが可能と
なる。 以上説明したように、本考案によれば、エンベ
ロープ時間に関連する係数を累算してエンベロー
プ波形を得る方式において、該係数の累算のタイ
ミングを音源波形のゼロクロス点で行なうことに
より、音源波形と階段状にレベル変化したエンベ
ロープ波形を乗算する場合、音源波形のゼロクロ
ス点とエンベロープ波形のレベル変化点が合致す
るため被乗算波形には何ら不連続点を生じること
がないから雑音発生を減少することができる。従
つて雑音軽減のためエンベロープ量子化ステツプ
数を増加する必要がなく、却つてステツプ数を減
少することもできるから構成の簡単化に役立つこ
とになる。

【図面の簡単な説明】

第１図ａ〜ｃは従来例の問題点の説明図、第２
図ａ〜ｄは本考案の原理説明図、第３図は本考案
の実施例の構成を示す説明図、第４図、第５図ａ
〜ｃ、第６図ａ〜ｄは第３図の実施例の波形図、
第７図は第３図の実施例の要部の詳細説明図、第
８図ａ，ｂ〜は第７図の実施例の要部の動作
波形図であり、図中１１は累算器、１３はアタツ
クデイケイ係数メモリ、１４はエンベロープ波形
テーブル、１５，１６，４１はOR回路、１７，
１８はエンベロープ制御回路、１９はタイミング
発生回路、２０はアドレスカウンタ、２１はチヤ
ンネルデコーダ、２２，２３はEX−OR回路、
２３，３４はＤ／Ａ変換器、２６は係数ゲート、
２７はゲート、３０は音源加算係数メモリ、３１
はトーン累算器、３２は正弦波テーブル、３５は
アナログマルチプレクサ、３６はサンプルホール
ド回路、４０₁〜４０₁₆はゼロクロス検出回路を
示す。

Claims (1)

1. 【実用新案登録請求の範囲】 タイミングパルスを発生するタイミング発生回
   路１９と、 該タイミング発生回路で駆動されるアドレスカ
   ウンタ２０と、 前記タイミングパルスに応じ音源加算係数メモ
   リ３０からの周波数情報をトーン累算器３１で累
   算し、該累算値をアドレスとして正弦波テーブル
   ３２より半周期の正弦波を読出し、EX−OR回
   路３３により全周期の楽音波形を形成し、Ｄ／Ａ
   変換器３４でアナログ楽音波形に変換するように
   した音源部と、 前記アドレスカウンタのアドレスパルスによつ
   て、アタツク・デイケイ時間を制御する係数が読
   出されるアタツク・デイケイ係数メモリ１３と、 該アタツク・デイケイ係数メモリ１３からのア
   タツク・デイケイ係数と記憶回路からの読出し値
   とを加算する加算器と該加算結果を記憶し再び加
   算回路に読出す記憶回路とより成り、前記タイミ
   ング発生回路のタイミングパルスと前記アドレス
   カウンタのアドレスパルスとの一致信号に応じ、
   該一致信号のタイミングで前記加算器から前記ア
   タツク・デイケイ係数を累算し該累算出力の変化
   信号を出力するとともに累算出力が所定値になつ
   たことを検知しアタツク・デイケイの各終了信号
   を出力する累算器１１と、 外部からのアタツク信号と前記累算器１１から
   のアタツク・デイケイの各終了信号とにより累算
   器に与える係数を前記一致信号のタイミングでア
   タツクの時はアタツク係数とし、デイケイの時は
   デイケイ係数とするエンベロープ制御回路１７
   と、 対数曲線を持つエンベロープ波形の振幅を記憶
   し前記累算出力の変化信号により読出すエンベロ
   ープ波形テーブル１４および該エンベロープ波形
   テーブルの出力信号を前記一致信号のタイミング
   で波形の上昇、下降の変換時に反転するEX−
   OR回路２２と、 該EX−OR回路２２の出力信号をアナログ波
   形に変換するＤ／Ａ変換器２３と、 前記アドレスカウンタの出力信号を用いて各チ
   ヤンネル毎のエンベロープ形成のためのアドレス
   に対応する時分割多重化信号を出力するチヤンネ
   ルデコーダ２１と、 前記Ｄ／Ａ変換器のアナログ出力を対応するチ
   ヤンネル毎に時分割し、振分けるアナログマルチ
   プレクサ２４と、 前記音源部のトーン累算器３１からチヤンネル
   対応のアドレス出力を入力し、前記累算器１１か
   らの累算出力の変化点にゼロクロス点の同期信号
   を一致させるようにエンベロープ波形の読出しを
   制御するゼロクロス点検出回路４０と、より成る
   エンベロープ波形形成回路とを具備し、 前記累算器を上記時分割多重化信号を用いて、
   各チヤンネルで時分割動作させるとともに、前記
   累算器からのアドレスで各チヤンネルのアタツク
   対応のエンベロープ波形を形成した後、累算器１
   １からのデイケイ期間出力信号により前記アタツ
   ク・デイケイ係数メモリの読出しと前記エンベロ
   ープ波形テーブル１４からのエンベロープ波形デ
   ータとの読出しを反転させてデイケイ波形を形成
   し、かつ、前記累算器１１からのデイケイ終了信
   号によりエンベロープ制御回路１７は累算を終了
   させることによりエンベロープ波形の全てを形成
   し、 対応するチヤンネル毎に時分割して振分け出力
   し、前記アナログ楽音波形を形成するＤ／Ａ変換
   器を制御して楽音波形にエンベロープを付与する
   とともに、前記チヤンネルデコーダに対応して複
   数チヤンネルのゼロクロス検出回路４０により、
   前記周波数情報を累算したアドレス出力（MBS）
   によつて楽音波形のゼロクロス点を検出し、該ゼ
   ロクロス点の検出信号に、前記エンベロープ制御
   回路１７からの累算出力の変化点を一致させるよ
   うにしてエンベロープ波形の全てを形成し、 その後対応するチヤンネル毎に、前記アドレス
   カウンタ２０の出力信号から、前記チヤンネルデ
   コーダ２１の各チヤンネルの時分割多重化信号を
   得て、前記アナログマルチプレクサ２４により時
   分割して振分け出力するようにしたことを特徴と
   する電子楽器。