JPS63115424A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63115424A JPS63115424A JP61261614A JP26161486A JPS63115424A JP S63115424 A JPS63115424 A JP S63115424A JP 61261614 A JP61261614 A JP 61261614A JP 26161486 A JP26161486 A JP 26161486A JP S63115424 A JPS63115424 A JP S63115424A
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- Japan
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- digital
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- semiconductor integrated
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000010354 integration Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路に関し、特に並列比較方式Ａ
／Ｄ変換器のエンコーダ回路に乗算機能を持たせたＡ／
Ｄ変換器に関するものである。
／Ｄ変換器のエンコーダ回路に乗算機能を持たせたＡ／
Ｄ変換器に関するものである。
従来アナログ回路で信号処理していた分野においても、
近年のディジタル築猜回路技術の進歩にともなって、高
性能化、高集積化、及び高機能化を目指し、ディジタル
的に信号処理しようとしている。そして音声１画像とい
った本来アナログである信号をこのようにディジタル的
に処理する際には、Ａ／Ｄ変換器は必須である。
近年のディジタル築猜回路技術の進歩にともなって、高
性能化、高集積化、及び高機能化を目指し、ディジタル
的に信号処理しようとしている。そして音声１画像とい
った本来アナログである信号をこのようにディジタル的
に処理する際には、Ａ／Ｄ変換器は必須である。
第３図は従来の並列比較方式Ａ／Ｄ変換器を示し、図に
おいて、１は基準電圧端子、２はアナログ入力端子、３
はラダー抵抗、４は並列に並べられた比較器である。ラ
ダー抵抗３は比較器４の各々の基準電圧を定める。５は
エンコーダ回路、６はディジタル出力端子である。
おいて、１は基準電圧端子、２はアナログ入力端子、３
はラダー抵抗、４は並列に並べられた比較器である。ラ
ダー抵抗３は比較器４の各々の基準電圧を定める。５は
エンコーダ回路、６はディジタル出力端子である。
次に動作について説明する。基準電圧端子１に印加され
た電圧はラダー抵抗３によって抵抗分割され、比較器４
の一人力となる。比較器４は、この入力とアナログ入力
端子２に入力された信号とを比較しその結果を出力する
。比較器４の出力はエンコーダ回路５でコード化され、
出力端子６にディジタルデータとなってあられれる。そ
して出力がＮビットの場合、比較器の個数は２ １１固
必要となる。
た電圧はラダー抵抗３によって抵抗分割され、比較器４
の一人力となる。比較器４は、この入力とアナログ入力
端子２に入力された信号とを比較しその結果を出力する
。比較器４の出力はエンコーダ回路５でコード化され、
出力端子６にディジタルデータとなってあられれる。そ
して出力がＮビットの場合、比較器の個数は２ １１固
必要となる。
第４図及び第５図に具体例を挙げて説明する。
第４図は３ビツトストレートバイナリコード出力の並列
比較方式Ａ／Ｄコンバータであり、第５図（ａ）、 （
ｂｌはこのＡ／Ｄコンバータにおける比較器出力とエン
コード出力の一例を示す。比較器出力は並列比較方式で
あるため、全て“ｌ” （＝旧ｇｈ）又はＯ’ （＝
Ｌｏｗ ）の出力、あるいは連続する２つの値が１ケ所
だけ異なる出力となり、このうちの１の個数がアナログ
入力の値を示している。
比較方式Ａ／Ｄコンバータであり、第５図（ａ）、 （
ｂｌはこのＡ／Ｄコンバータにおける比較器出力とエン
コード出力の一例を示す。比較器出力は並列比較方式で
あるため、全て“ｌ” （＝旧ｇｈ）又はＯ’ （＝
Ｌｏｗ ）の出力、あるいは連続する２つの値が１ケ所
だけ異なる出力となり、このうちの１の個数がアナログ
入力の値を示している。
第４図の場合は、４ｂと４０との間で出力の値が異なっ
ている。
ている。
このような比較器出力に対しエンコーダ部５を第４図に
示すような構成とすれば、エンコード出力（６ａが最上
位ビット）には上記比較出力“５”に対し“５″が得ら
れる。
示すような構成とすれば、エンコード出力（６ａが最上
位ビット）には上記比較出力“５”に対し“５″が得ら
れる。
従来のＡ／Ｄ変換器は以上のように構成されているので
、Ａ／、Ｄ変換器のディジタル出力と他のデータとの積
を求める場合には、別チップの乗算器が必要になる。又
、高速乗算器を構成する場合には該別チップの乗算器の
チップ面積が増大し、同一チップ上に多数の乗算器を集
積できないという問題点があった。
、Ａ／、Ｄ変換器のディジタル出力と他のデータとの積
を求める場合には、別チップの乗算器が必要になる。又
、高速乗算器を構成する場合には該別チップの乗算器の
チップ面積が増大し、同一チップ上に多数の乗算器を集
積できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、Ａ／Ｄ変換器と乗算器の機能を有する回路を
１チツプ上に構成できる半導体集積回路を得ることを目
的とする。
たもので、Ａ／Ｄ変換器と乗算器の機能を有する回路を
１チツプ上に構成できる半導体集積回路を得ることを目
的とする。
この発明にかかる半導体集積回路は、アナログ入力と基
準電圧を比較する複数個の比較器と、ディジタル値を保
持する保持部と、上記複数の比較器の出力を上記ディジ
タル値に応じた制御信号により制御しアナログ入力のＡ
／Ｄ変換出力値と上記ディジタル値との乗算結果を出力
する制御部とを設けたものである。
準電圧を比較する複数個の比較器と、ディジタル値を保
持する保持部と、上記複数の比較器の出力を上記ディジ
タル値に応じた制御信号により制御しアナログ入力のＡ
／Ｄ変換出力値と上記ディジタル値との乗算結果を出力
する制御部とを設けたものである。
この発明においては、アナログ入力を処理する複数の比
較器からの出力をディジタル値に応じた制御信号により
制御することにより、アナログ入力のＡ／Ｄ変換出力値
と上記ディジタル値との乗算結果を得るようにしたから
、乗算器が不要となり、装置を高集積化することができ
る。
較器からの出力をディジタル値に応じた制御信号により
制御することにより、アナログ入力のＡ／Ｄ変換出力値
と上記ディジタル値との乗算結果を得るようにしたから
、乗算器が不要となり、装置を高集積化することができ
る。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路を示し、
図において１〜４．６は第３図と同−又は相当部分を示
す。７はディジタル入力の値に応じて、コンパレータ（
比較器）４の出力をディジタル値に応じた制御信号によ
り制御し、アナログ入力のＡ／Ｄ変換値と上記ディジタ
ル値との乗算結果を出力する制御部、９は比較器４の出
力の伝達を制御するための転送ゲート、１０はＡＮＤゲ
ート、１１はＯＲゲート、８は上記ディジタル入力の値
に応じて制御信号を作り出す制御信号発生部である。
図はこの発明の一実施例による半導体集積回路を示し、
図において１〜４．６は第３図と同−又は相当部分を示
す。７はディジタル入力の値に応じて、コンパレータ（
比較器）４の出力をディジタル値に応じた制御信号によ
り制御し、アナログ入力のＡ／Ｄ変換値と上記ディジタ
ル値との乗算結果を出力する制御部、９は比較器４の出
力の伝達を制御するための転送ゲート、１０はＡＮＤゲ
ート、１１はＯＲゲート、８は上記ディジタル入力の値
に応じて制御信号を作り出す制御信号発生部である。
次に動作について説明する。
比較器４の出力までの動作は、従来例と同じである。今
、第２図に示すように、比較器の出力を４ ａ ＝Ｌｏ
ｗ 、 ４ ｂ ＝ ４ ｃ ＝Ｈｉｇｈとし、２ビ
ツトデイジクル入力がＲＯ＝Ｒ１＝旧ｇｈの場合につい
て説明する。この状態では、比較器４の出力（アナログ
入力）は１２°を表し、ディジタル入力は“３”を示し
ている。このディジタル入力（ＲＯＲｌ）に対し制御信
号発生部８は、ＲＯ・Ｒ１゜ＲＯ・Ｒ１，ＲＯ−Ｒ１＋
ＲＯ・Ｒ１，ＲＱ。
、第２図に示すように、比較器の出力を４ ａ ＝Ｌｏ
ｗ 、 ４ ｂ ＝ ４ ｃ ＝Ｈｉｇｈとし、２ビ
ツトデイジクル入力がＲＯ＝Ｒ１＝旧ｇｈの場合につい
て説明する。この状態では、比較器４の出力（アナログ
入力）は１２°を表し、ディジタル入力は“３”を示し
ている。このディジタル入力（ＲＯＲｌ）に対し制御信
号発生部８は、ＲＯ・Ｒ１゜ＲＯ・Ｒ１，ＲＯ−Ｒ１＋
ＲＯ・Ｒ１，ＲＱ。
Ｒ１の５種類の制御信号を発生し、これらの制御信号は
、制御部７内の転送ゲート９のゲート信号となる。その
結果制御部７は、第２図に示した例の場合、エンコード
出力端子６には“６”を表す信号を出力する。
、制御部７内の転送ゲート９のゲート信号となる。その
結果制御部７は、第２図に示した例の場合、エンコード
出力端子６には“６”を表す信号を出力する。
このように上記制御部７を第１図のように構成すること
により、アナログ入力のＡ／Ｄ変換値とディジタル入力
との乗算結果を出力端子６に出力することができる。そ
して本実施例では比較器出力を直接信号処理してアナロ
グ入力とディジクル値との積を得るようにしたので、乗
算器が不要となり、装置を高速化、高集積化し機能性を
高めることができる。
により、アナログ入力のＡ／Ｄ変換値とディジタル入力
との乗算結果を出力端子６に出力することができる。そ
して本実施例では比較器出力を直接信号処理してアナロ
グ入力とディジクル値との積を得るようにしたので、乗
算器が不要となり、装置を高速化、高集積化し機能性を
高めることができる。
なお上記実施例では、並列比較方式の場合について説明
したが、直並列比較方式であってもよく、上記実施例と
同様の効果が得られる。
したが、直並列比較方式であってもよく、上記実施例と
同様の効果が得られる。
以上のようにこの発明に係る半導体集積回路によれば、
比較器出力を直接信号処理してアナログ入力とディジタ
ル入力との積を出力するようにしたので、高速、かつ高
集積化した高機能の半導体集積回路を得ることができる
効果がある。
比較器出力を直接信号処理してアナログ入力とディジタ
ル入力との積を出力するようにしたので、高速、かつ高
集積化した高機能の半導体集積回路を得ることができる
効果がある。
第１図はこの発明の一実施例による半導体集積回路を示
す図、第２図は該回路内で入出力されるデータの一例を
示す図、第３図は従来の並列比較方式Ａ／Ｄコンバータ
を示す図、第４図は該Ａ／Ｄコンバータの動作を説明す
るための図、第５図（ａ）、 （ｂｌはそれぞれ該Ａ／
Ｄコンバータにおける比較器出力とエンコード出力の一
例を示す図である。 図において、１は基準電圧端子、２はアナログ入力端子
、３はラダー抵抗、４は比較器、５はエンコーダ回路、
６はディジタル出力端子、７は制御部、８は制御信号発
生部を示す。 なお図中同一符号は同−又は相当部分を示す。 第１図 訪Ωシ２ 形％λ汐・３ ア、ヨー７ｇ工６第３図 手続補正書（自発） 事件の表示 特願昭 ６１−２６１６１、発明の
名称 半導体集積回路 補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲の欄を別紙の通り訂正す
る。 （２）同第４頁第１３行及び第１９行〜２０行の「アナ
ログ入力のＡ／Ｄ変換」を「上記複数個の比較器の」に
訂正する。 （３）同第５頁第１行の「したから、乗算器」を「した
から、乗算出力型Ａ／Ｄ変換器が構成でき、別チップの
乗算器」に訂正する。 以 上 特許請求の範囲 （１）アナログ入力と基準電位を比較する複数個の比較
器と、 ディジタル値を保持する保持部と、 上記複数の比較器の出力を上記ディジタル値に応じた制
御信号により制御しょｈ起〕」ν耽の」Ｊ４…■出力値
と上記ディジタル値との乗算結果を出力する制御部とを
備えたことを特徴とする半導体集積回路。
す図、第２図は該回路内で入出力されるデータの一例を
示す図、第３図は従来の並列比較方式Ａ／Ｄコンバータ
を示す図、第４図は該Ａ／Ｄコンバータの動作を説明す
るための図、第５図（ａ）、 （ｂｌはそれぞれ該Ａ／
Ｄコンバータにおける比較器出力とエンコード出力の一
例を示す図である。 図において、１は基準電圧端子、２はアナログ入力端子
、３はラダー抵抗、４は比較器、５はエンコーダ回路、
６はディジタル出力端子、７は制御部、８は制御信号発
生部を示す。 なお図中同一符号は同−又は相当部分を示す。 第１図 訪Ωシ２ 形％λ汐・３ ア、ヨー７ｇ工６第３図 手続補正書（自発） 事件の表示 特願昭 ６１−２６１６１、発明の
名称 半導体集積回路 補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲の欄を別紙の通り訂正す
る。 （２）同第４頁第１３行及び第１９行〜２０行の「アナ
ログ入力のＡ／Ｄ変換」を「上記複数個の比較器の」に
訂正する。 （３）同第５頁第１行の「したから、乗算器」を「した
から、乗算出力型Ａ／Ｄ変換器が構成でき、別チップの
乗算器」に訂正する。 以 上 特許請求の範囲 （１）アナログ入力と基準電位を比較する複数個の比較
器と、 ディジタル値を保持する保持部と、 上記複数の比較器の出力を上記ディジタル値に応じた制
御信号により制御しょｈ起〕」ν耽の」Ｊ４…■出力値
と上記ディジタル値との乗算結果を出力する制御部とを
備えたことを特徴とする半導体集積回路。
Claims (1)
- （１）アナログ入力と基準電位を比較する複数個の比較
器と、 ディジタル値を保持する保持部と、 上記複数の比較器の出力を上記ディジタル値に応じた制
御信号により制御しアナログ入力のＡ／Ｄ変換出力値と
上記ディジタル値との乗算結果を出力する制御部とを備
えたことを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261614A JPS63115424A (ja) | 1986-10-31 | 1986-10-31 | 半導体集積回路 |
| US07/111,047 US4866443A (en) | 1986-10-31 | 1987-10-21 | A/D converter having multiplication function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261614A JPS63115424A (ja) | 1986-10-31 | 1986-10-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63115424A true JPS63115424A (ja) | 1988-05-20 |
Family
ID=17364349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261614A Pending JPS63115424A (ja) | 1986-10-31 | 1986-10-31 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4866443A (ja) |
| JP (1) | JPS63115424A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468130A (en) * | 1987-09-09 | 1989-03-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPH02268521A (ja) * | 1989-04-11 | 1990-11-02 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換方法及びａ／ｄ変換装置 |
| CN100351803C (zh) * | 2005-06-29 | 2007-11-28 | 威盛电子股份有限公司 | 参考电路及信号调整电路 |
| US8866662B1 (en) | 2012-10-21 | 2014-10-21 | Steve Naumov | Sequential analog/digital conversion and multiplication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110303A (en) * | 1979-02-15 | 1980-08-25 | Mitsubishi Electric Corp | Analog input adjustment system of ddc |
-
1986
- 1986-10-31 JP JP61261614A patent/JPS63115424A/ja active Pending
-
1987
- 1987-10-21 US US07/111,047 patent/US4866443A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110303A (en) * | 1979-02-15 | 1980-08-25 | Mitsubishi Electric Corp | Analog input adjustment system of ddc |
Also Published As
| Publication number | Publication date |
|---|---|
| US4866443A (en) | 1989-09-12 |
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