JPS5850823A - アナログ−デイジタル変換器 - Google Patents
アナログ−デイジタル変換器Info
- Publication number
- JPS5850823A JPS5850823A JP14927981A JP14927981A JPS5850823A JP S5850823 A JPS5850823 A JP S5850823A JP 14927981 A JP14927981 A JP 14927981A JP 14927981 A JP14927981 A JP 14927981A JP S5850823 A JPS5850823 A JP S5850823A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- analog
- stage
- selector signal
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電圧等のアナｐグ量をディジタル輩に変換する
アナログ−ディジタル変換器Ｃ以下、Ａ／Ｄ変換器と称
す）に関する。
アナログ−ディジタル変換器Ｃ以下、Ａ／Ｄ変換器と称
す）に関する。
従来、この檀のＡ／Ｄ裳侠器はＩｌ！６桔度のものを必
要とする場合、゛高速なものを作る仁とが困−であった
０このため、ビデオ信号を連続的にＡ／Ｄ変換するよう
な場合、大屋かつ高価なＡ／Ｄ変換器が必要であった。
要とする場合、゛高速なものを作る仁とが困−であった
０このため、ビデオ信号を連続的にＡ／Ｄ変換するよう
な場合、大屋かつ高価なＡ／Ｄ変換器が必要であった。
本発明轄ｊ紀に鑑み提案されたもので、連続的な入力に
対して高速かつ！１１度よ＜Ａ／Ｄ変換ができると同時
に非線形性を持たせたり各ア゛ナログ童に対し好みのコ
ードを与えること、ｄ体撮影素子（ＣＯＤ ）等の上に
組み込み一体化が図れること。
対して高速かつ！１１度よ＜Ａ／Ｄ変換ができると同時
に非線形性を持たせたり各ア゛ナログ童に対し好みのコ
ードを与えること、ｄ体撮影素子（ＣＯＤ ）等の上に
組み込み一体化が図れること。
Ａ／Ｄ変換の段数が増えても遅延時間が増えるだけで実
質的変換時間が変らないこと１等の機能を有するＡ／Ｄ
変換器を倚ることを目的とするＯ以下９本発明の実施例
を図面について説明する０第１図は全体の構成を示すブ
ロック図にして、１はアナログシフトレジスタで、その
各段１□〜１ｎと比較器′２の各段２１〜２ｎの同段同
志がｍＷ１〜Ｗを介して接続されている０上記比ｆ器２
１；ｊ規準電圧Ｖ＋、Ｖ−によって内部で各攻個有の参
照電圧を作っており、この参照電圧とアナログシフトレ
ジスタ１の内容とを比較して２値信号を発生する。この
２値信号は線Ｘ１〜Ｘｎを介してディジタルシフトレジ
スタ３の各段３１〜３ｎにセレクタ信号として供給され
る０このディジタルシフトレジスタ６の各段５１〜５ｎ
Ｋｔｉバイナリコード発生源４の各段４□〜４ｎから＠
ｙ１〜Ｙｎを介してバイナリコードが供給されている０
従って、上記ディジタルシフトレジスタ６の各段３１Ｎ
〜は上記セレクト信号が「１」か「０」かによって、前
段のディジタルシフトレジスタの内容がバイナリコード
発生源４のバイナリコードかのいずれかを選択して蓄え
る。上記パイナリー−ド発生源４ ｄ ［ＰＲＯＭ。
質的変換時間が変らないこと１等の機能を有するＡ／Ｄ
変換器を倚ることを目的とするＯ以下９本発明の実施例
を図面について説明する０第１図は全体の構成を示すブ
ロック図にして、１はアナログシフトレジスタで、その
各段１□〜１ｎと比較器′２の各段２１〜２ｎの同段同
志がｍＷ１〜Ｗを介して接続されている０上記比ｆ器２
１；ｊ規準電圧Ｖ＋、Ｖ−によって内部で各攻個有の参
照電圧を作っており、この参照電圧とアナログシフトレ
ジスタ１の内容とを比較して２値信号を発生する。この
２値信号は線Ｘ１〜Ｘｎを介してディジタルシフトレジ
スタ３の各段３１〜３ｎにセレクタ信号として供給され
る０このディジタルシフトレジスタ６の各段５１〜５ｎ
Ｋｔｉバイナリコード発生源４の各段４□〜４ｎから＠
ｙ１〜Ｙｎを介してバイナリコードが供給されている０
従って、上記ディジタルシフトレジスタ６の各段３１Ｎ
〜は上記セレクト信号が「１」か「０」かによって、前
段のディジタルシフトレジスタの内容がバイナリコード
発生源４のバイナリコードかのいずれかを選択して蓄え
る。上記パイナリー−ド発生源４ ｄ ［ＰＲＯＭ。
ＥＰＲＱＭ 、 ＲＡＭ等のメモリで構成されるｏ５は
クロックパルス発生源で、線ｚ１を介してアナログシフ
トレジスタ１にシアトノくルスφＡを供給し、＃ｓｚ２
ヲ介してディジタルシフトレジスタ３にシフトパルスφ
Ｄを供給する□ ＡｉｎおよびＡｏｕｔはアナログシフ
トレジスタ１の入力および出力、 Ｄｏｕｔはディジタ
ルシフトレジスタ１の出力である０第２図は９段のＡ／
Ｄ変換器を構成し先回略図で、規準電圧Ｖ＋、Ｖ−を抵
抗Ｒ１〜Ｒｎで分圧して各段の比較器２□〜ｚｎに対す
る参照電圧を作っている〇 第３図は前記ディジタルシフトレジスタ６のある段例え
ば３段目の具体的構成（他の段も同一構成１を示す゛も
ので、え較器ｚ３からのセレクト信号を入力とするイン
バータ６０．一方の入力端子を上記インバータ６０の出
力端子に接続し他方の入力端子を前記バイナリコード発
″生源４ｆ）出力端子に一統したアンドゲート群３１１
〜３１ｎ、上記インバータ３０と直列接続したインバー
タ６２．一方の入力端子をインバータ６２の出力端子に
接続し他方の入力端子を前段ディジタルシフトレジスタ
の出力端子に接続したアンドゲート群５５１−’ｉｓｎ
。
クロックパルス発生源で、線ｚ１を介してアナログシフ
トレジスタ１にシアトノくルスφＡを供給し、＃ｓｚ２
ヲ介してディジタルシフトレジスタ３にシフトパルスφ
Ｄを供給する□ ＡｉｎおよびＡｏｕｔはアナログシフ
トレジスタ１の入力および出力、 Ｄｏｕｔはディジタ
ルシフトレジスタ１の出力である０第２図は９段のＡ／
Ｄ変換器を構成し先回略図で、規準電圧Ｖ＋、Ｖ−を抵
抗Ｒ１〜Ｒｎで分圧して各段の比較器２□〜ｚｎに対す
る参照電圧を作っている〇 第３図は前記ディジタルシフトレジスタ６のある段例え
ば３段目の具体的構成（他の段も同一構成１を示す゛も
ので、え較器ｚ３からのセレクト信号を入力とするイン
バータ６０．一方の入力端子を上記インバータ６０の出
力端子に接続し他方の入力端子を前記バイナリコード発
″生源４ｆ）出力端子に一統したアンドゲート群３１１
〜３１ｎ、上記インバータ３０と直列接続したインバー
タ６２．一方の入力端子をインバータ６２の出力端子に
接続し他方の入力端子を前段ディジタルシフトレジスタ
の出力端子に接続したアンドゲート群５５１−’ｉｓｎ
。
このオア、ゲート群の出力を並列的に入力するレジスタ
３５によって構成されている。
３５によって構成されている。
本発明の実施例は上記の構成から成るもので。
アナログシフトレジスタ１に入力された信号Ａｉｎはシ
フトパルスφＡによって該アナログシフトレジスタ内を
転送される。これにともなって、アナログシフトレジス
タ１の各段１１〜１ｎの出力は比゛較器２□〜ｚｎで参
照電圧と比較される０この参照電圧は前記のように規準
電圧Ｖ＋、Ｖ−を抵抗Ｒ□〜九で分圧して作っている丸
め、第２図において下段の比較器になるほどその閾値が
しだいに小さはしめは閾値より小さいがアナログシフト
レジスタ内を転送することによって、その入力信号Ａ１
１により小さな閾値の段に達する。
フトパルスφＡによって該アナログシフトレジスタ内を
転送される。これにともなって、アナログシフトレジス
タ１の各段１１〜１ｎの出力は比゛較器２□〜ｚｎで参
照電圧と比較される０この参照電圧は前記のように規準
電圧Ｖ＋、Ｖ−を抵抗Ｒ□〜九で分圧して作っている丸
め、第２図において下段の比較器になるほどその閾値が
しだいに小さはしめは閾値より小さいがアナログシフト
レジスタ内を転送することによって、その入力信号Ａ１
１により小さな閾値の段に達する。
即ち、入力信号Ａｉｎが閾値より小姑い場合には比７較
器２の出力はローレベル（以下、Ｌで示す）丸めインバ
ータ６０の出力はノ１イレベル（以下、Ｈで示す）とな
り、アンドグー）＃３１１〜６１ｎを開いてバイナリコ
ード発生源４からのバイナリコードをオアゲート群３４
１〜３４ユを介してレジスタ６５に読み込む０また９反
対に入力信号Ａｉｎが例えば３段目において、閾値よシ
大匙〈なった場合にはインバータ６０の出力がローレベ
ル、従って、インバータ３２の出力′がＨとなり、アン
トゲ−） ＃ ５５１〜３３ｎを開いて前段即ち２段目
のレジスタの出力をオアゲート群３４□〜３４ｍ１を介
してレジスタ６５に読み込む。この結果、各段のレジス
タからは閾値との大小が反転したとき出力があり、アナ
ログシフトレジスタ１のアナログ信号人力ＡｌｎがＡ／
Ｄ変換されたことになる。
器２の出力はローレベル（以下、Ｌで示す）丸めインバ
ータ６０の出力はノ１イレベル（以下、Ｈで示す）とな
り、アンドグー）＃３１１〜６１ｎを開いてバイナリコ
ード発生源４からのバイナリコードをオアゲート群３４
１〜３４ユを介してレジスタ６５に読み込む０また９反
対に入力信号Ａｉｎが例えば３段目において、閾値よシ
大匙〈なった場合にはインバータ６０の出力がローレベ
ル、従って、インバータ３２の出力′がＨとなり、アン
トゲ−） ＃ ５５１〜３３ｎを開いて前段即ち２段目
のレジスタの出力をオアゲート群３４□〜３４ｍ１を介
してレジスタ６５に読み込む。この結果、各段のレジス
タからは閾値との大小が反転したとき出力があり、アナ
ログシフトレジスタ１のアナログ信号人力ＡｌｎがＡ／
Ｄ変換されたことになる。
本発明は上記の構成であるから、連続的なアナログ入力
に対して尚連かつ精度よ＜Ａ／Ｄ変快処理を行うことが
できる。また、パイナリー−ドの与え方が自由なので、
コード変換、あるいはバイナリコード自体に１％性を持
たせることがｏ７能となる０さらに、各段が同一の構成
をとるためＬＳＩ化がａＴｌヒで１段数が２の指数乗で
なくてよく２段数が増えても平均処理時間は変わらない
等の効果が得られ゛る。
に対して尚連かつ精度よ＜Ａ／Ｄ変快処理を行うことが
できる。また、パイナリー−ドの与え方が自由なので、
コード変換、あるいはバイナリコード自体に１％性を持
たせることがｏ７能となる０さらに、各段が同一の構成
をとるためＬＳＩ化がａＴｌヒで１段数が２の指数乗で
なくてよく２段数が増えても平均処理時間は変わらない
等の効果が得られ゛る。
第１図は本発明Ａ／Ｄ変換器の全体の構成を示すブロッ
ク図、＃ｇ２図は９段のＡ／Ｄ変換器を構成する回路図
、、１３図はデイジタルシフトレジスタの１段を構成す
るセレクタ付きディジタルレジスタの回路メである０ １はアナログシフトレジスタ、２は比較器。 ６はディジタルシフトレジスタ、４はバイナリコード発
生源、５はクロックパルス発生源０刀２図
ク図、＃ｇ２図は９段のＡ／Ｄ変換器を構成する回路図
、、１３図はデイジタルシフトレジスタの１段を構成す
るセレクタ付きディジタルレジスタの回路メである０ １はアナログシフトレジスタ、２は比較器。 ６はディジタルシフトレジスタ、４はバイナリコード発
生源、５はクロックパルス発生源０刀２図
Claims (1)
- （１）アナログシフトレジスタと、このアナログシフト
レジスタの各段と対応して設けられ該４！ｒＲごとに設
定されたアナログ量と上記アナログシフトレジスタの内
容とを比較してセレクタ信号を発生′する比較器と、こ
のセレクタ信号に基いて前段レジスタの内容かバイナリ
コード発生源のバイナリコードかのいずれかを選択して
蓄える上記アナログシフトレジスタと同段数のディジタ
ルシフトレジスタと、上ｄ己アナログシフトレジスタと
上記ディジタルシフトレジスタのシフトパルスを発生す
るクロックパルス発生源とから成ることを特徴とするア
ナログ−ディジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14927981A JPS5850823A (ja) | 1981-09-21 | 1981-09-21 | アナログ−デイジタル変換器 |
| US07/004,270 US4800591A (en) | 1981-09-17 | 1987-01-06 | Signal processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14927981A JPS5850823A (ja) | 1981-09-21 | 1981-09-21 | アナログ−デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5850823A true JPS5850823A (ja) | 1983-03-25 |
Family
ID=15471731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14927981A Pending JPS5850823A (ja) | 1981-09-17 | 1981-09-21 | アナログ−デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60155350A (ja) * | 1984-01-20 | 1985-08-15 | Kyoritsu Seiki Kk | 自動球面研削装置 |
-
1981
- 1981-09-21 JP JP14927981A patent/JPS5850823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60155350A (ja) * | 1984-01-20 | 1985-08-15 | Kyoritsu Seiki Kk | 自動球面研削装置 |
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