JP2786031B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JP2786031B2 JP2786031B2 JP3232108A JP23210891A JP2786031B2 JP 2786031 B2 JP2786031 B2 JP 2786031B2 JP 3232108 A JP3232108 A JP 3232108A JP 23210891 A JP23210891 A JP 23210891A JP 2786031 B2 JP2786031 B2 JP 2786031B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサと
のインターフェースに有効なデータ取り出し回路を有す
るＡ／Ｄ変換器に関するものである。
のインターフェースに有効なデータ取り出し回路を有す
るＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】Ａ／Ｄ変換器はマイクロプロセッサなど
と組み合わされて使用されることが多く、Ａ／Ｄ変換器
のビット数は使用するマイクロプロセッサのビット数Ｍ
−１と同じものが用いられる。このようにＡ／Ｄ変換器
のビット数が決まるために、目標とする１ビットあたり
の分解能を確保するためＡ／Ｄ変換器に外部より電源と
は別に基準電位を供給する。一般的には、高電位側の基
準電圧ＶＲＥＦＨと低電位側の基準電位ＶＲＥＦＬを供
給する。Ａ／Ｄ変換を用いたシステムとしては単一電源
のものが望まれており、通常は図４に示すような抵抗1
5,16,17を電源18とＧＮＤ19の間に直列に接続した回路
にタップ20,21 を設けて基準電位を作っている。
と組み合わされて使用されることが多く、Ａ／Ｄ変換器
のビット数は使用するマイクロプロセッサのビット数Ｍ
−１と同じものが用いられる。このようにＡ／Ｄ変換器
のビット数が決まるために、目標とする１ビットあたり
の分解能を確保するためＡ／Ｄ変換器に外部より電源と
は別に基準電位を供給する。一般的には、高電位側の基
準電圧ＶＲＥＦＨと低電位側の基準電位ＶＲＥＦＬを供
給する。Ａ／Ｄ変換を用いたシステムとしては単一電源
のものが望まれており、通常は図４に示すような抵抗1
5,16,17を電源18とＧＮＤ19の間に直列に接続した回路
にタップ20,21 を設けて基準電位を作っている。
【０００３】
【発明が解決しようとする課題】このような従来のＡ／
Ｄ変換器では電源以外の基準電位を必要とし、またこの
基準電位発生部では定常的に電流が流れるため時代の要
求である低消費電力化を実現できないという問題があ
る。
Ｄ変換器では電源以外の基準電位を必要とし、またこの
基準電位発生部では定常的に電流が流れるため時代の要
求である低消費電力化を実現できないという問題があ
る。
【０００４】本発明は上記問題を解決するもので、低消
費電力でマイクロプロセッサとのインターフェースに有
効なＡ／Ｄ変換器を提供することを目的とするものであ
る。
費電力でマイクロプロセッサとのインターフェースに有
効なＡ／Ｄ変換器を提供することを目的とするものであ
る。
【０００５】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、電源を基準電位としてアナログ信号をＭビットのデ
ジタル信号に変換するＭビットＡ／Ｄ変換回路と、前記
ＭビットＡ／Ｄ変換回路より出力されたＭビットデジタ
ル信号のうち（Ｍ−１）ビット目を取り除き（Ｍ−１）
ビットのデジタル信号を出力する取り出し回路と、取り
出し回路への入力データ１が特定の範囲であることを検
出する入力判定回路と、前記取り出し回路からの出力を
入力データ２とし、前記入力判定回路の出力を制御入力
として、制御入力の値により最大値または最小値または
入力データ２をそのまま出力するクリップ回路とを有す
ることを特徴とする。
は、電源を基準電位としてアナログ信号をＭビットのデ
ジタル信号に変換するＭビットＡ／Ｄ変換回路と、前記
ＭビットＡ／Ｄ変換回路より出力されたＭビットデジタ
ル信号のうち（Ｍ−１）ビット目を取り除き（Ｍ−１）
ビットのデジタル信号を出力する取り出し回路と、取り
出し回路への入力データ１が特定の範囲であることを検
出する入力判定回路と、前記取り出し回路からの出力を
入力データ２とし、前記入力判定回路の出力を制御入力
として、制御入力の値により最大値または最小値または
入力データ２をそのまま出力するクリップ回路とを有す
ることを特徴とする。
【０００６】
【作用】本発明は上記した構成により、電源を基準電位
として使用可能にすることで基準電位発生部を不要と
し、またＭビットマイクロプロセッサのビット数に応じ
たＭ−１ビットの出力を得られる低消費電力でマイクロ
プロセッサとのインターフェースに有効なＡ／Ｄ変換器
が得られる。
として使用可能にすることで基準電位発生部を不要と
し、またＭビットマイクロプロセッサのビット数に応じ
たＭ−１ビットの出力を得られる低消費電力でマイクロ
プロセッサとのインターフェースに有効なＡ／Ｄ変換器
が得られる。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は本発明の一実施例のＡ／Ｄ変換器のブロ
ック図である。図１において、アナログ入力１から入っ
たアナログ信号はＭビットＡ／Ｄ変換回路２によってＭ
ビットのデジタル信号３に変換される。デジタル信号３
は出力取り出し回路４に入力され、取り出し回路の出力
５よりＭ−１ビットのデジタル信号として出力される。
明する。図１は本発明の一実施例のＡ／Ｄ変換器のブロ
ック図である。図１において、アナログ入力１から入っ
たアナログ信号はＭビットＡ／Ｄ変換回路２によってＭ
ビットのデジタル信号３に変換される。デジタル信号３
は出力取り出し回路４に入力され、取り出し回路の出力
５よりＭ−１ビットのデジタル信号として出力される。
【０００８】図２は出力取り出し回路４の一例を示す回
路図である。図２において、出力バッファ６〜10にＭ−
１ビット目を取り除いたデータを入力し、出力５にＭ−
１ビットの出力を得ている。
路図である。図２において、出力バッファ６〜10にＭ−
１ビット目を取り除いたデータを入力し、出力５にＭ−
１ビットの出力を得ている。
【０００９】表１にＭ＝４の場合（４ビットＡ／Ｄ変換
回路、３ビットマイクロプロセッサとのインターフェー
スを取る場合）について各部の出力値を示した。ここで
は全てオフセットバイナリー、16進数表示としてある。
回路、３ビットマイクロプロセッサとのインターフェー
スを取る場合）について各部の出力値を示した。ここで
は全てオフセットバイナリー、16進数表示としてある。
【００１０】表１において、「Ａ／Ｄ変換回路出力」
は、アナログ入力１に入力されるアナログ入力電圧に対
するＭビットＡ／Ｄ変換回路２の出力であり、アナログ
入力電圧に対し０からＦまで順次変化して行く。本実施
例でのアナログ入力範囲はアナログ入力電圧Ａ〜Ｂの範
囲（以下使用範囲と記す）である。「ＭＳＢ切捨て」は
比較のためにＭビットＡ／Ｄ変換回路２の出力のＭＳＢ
を取り除いた場合を示した。このとき、使用範囲内にお
いて８通りの出力は得られるが、アナログ入力電圧に対
して順次変化しておらず使いにくい出力となっている。
「３ビット目取り除き」は本実施例の取り出し回路４の
出力５であり、使用範囲内で０から７まで順次変化して
おり使いやすい出力となっていることがわかる。
は、アナログ入力１に入力されるアナログ入力電圧に対
するＭビットＡ／Ｄ変換回路２の出力であり、アナログ
入力電圧に対し０からＦまで順次変化して行く。本実施
例でのアナログ入力範囲はアナログ入力電圧Ａ〜Ｂの範
囲（以下使用範囲と記す）である。「ＭＳＢ切捨て」は
比較のためにＭビットＡ／Ｄ変換回路２の出力のＭＳＢ
を取り除いた場合を示した。このとき、使用範囲内にお
いて８通りの出力は得られるが、アナログ入力電圧に対
して順次変化しておらず使いにくい出力となっている。
「３ビット目取り除き」は本実施例の取り出し回路４の
出力５であり、使用範囲内で０から７まで順次変化して
おり使いやすい出力となっていることがわかる。
【００１１】
【表１】
【００１２】図３は図１の取り出し回路４の出力にクリ
ップ回路11を接続したもので、クリップ回路11の出力13
がＡ／Ｄ変換器の出力となる。Ａ／Ｄ変換回路２の出力
３は入力判定回路12に入り、Ａ／Ｄ変換回路２の出力が
表１の使用範囲内にあるかどうかを判定して制御信号14
を発生する。クリップ回路11は制御信号14の値に応じて
クリップ回路11の出力13に取り出し回路４の出力５をそ
のまま出力するか、最大値または最小値を出力する。表
１の「３ビット目取り除きクリップ付」はクリップ回路
11の出力13を示したものであり、使用範囲内は「３ビッ
ト目取り除き」と同じ出力であり、使用範囲外では最小
値または最大値にクリップされていることがわかる。こ
れはノイズなどで使用範囲外のアナログ入力電圧が印加
されたときＡ／Ｄ変換器の出力が大きく変化しないので
有効なものである。
ップ回路11を接続したもので、クリップ回路11の出力13
がＡ／Ｄ変換器の出力となる。Ａ／Ｄ変換回路２の出力
３は入力判定回路12に入り、Ａ／Ｄ変換回路２の出力が
表１の使用範囲内にあるかどうかを判定して制御信号14
を発生する。クリップ回路11は制御信号14の値に応じて
クリップ回路11の出力13に取り出し回路４の出力５をそ
のまま出力するか、最大値または最小値を出力する。表
１の「３ビット目取り除きクリップ付」はクリップ回路
11の出力13を示したものであり、使用範囲内は「３ビッ
ト目取り除き」と同じ出力であり、使用範囲外では最小
値または最大値にクリップされていることがわかる。こ
れはノイズなどで使用範囲外のアナログ入力電圧が印加
されたときＡ／Ｄ変換器の出力が大きく変化しないので
有効なものである。
【００１３】
【発明の効果】以上のように本発明によれば、１ビット
あたりの分解能を落とすことなく基準電位発生部を不要
とすることができ、マイクロプロセッサとのインターフ
ェースを有効に行うことができる。なお、上記の実施例
ではオフセットバイナリで説明したが、２の補数でも同
じであることは云うまでもない。また、アナログ入力電
圧に対して出力が増加する場合を例に挙げて説明した
が、アナログ入力電圧に対して出力が減少する場合でも
同じであることは云うまでもない。また、本発明のＡ／
Ｄ変換器は、入力データ範囲の中心を信号の中心にとる
ことが一般的である点に着目し、Ｍビットから（Ｍ−
１）ビットへと１ビットを欠落させるに際し、（Ｍ−
１）ビット目を欠落させるよう工夫したことにより、使
用範囲内でデータが順次変化するような使いやすい出力
とすることができるという利点がある。
あたりの分解能を落とすことなく基準電位発生部を不要
とすることができ、マイクロプロセッサとのインターフ
ェースを有効に行うことができる。なお、上記の実施例
ではオフセットバイナリで説明したが、２の補数でも同
じであることは云うまでもない。また、アナログ入力電
圧に対して出力が増加する場合を例に挙げて説明した
が、アナログ入力電圧に対して出力が減少する場合でも
同じであることは云うまでもない。また、本発明のＡ／
Ｄ変換器は、入力データ範囲の中心を信号の中心にとる
ことが一般的である点に着目し、Ｍビットから（Ｍ−
１）ビットへと１ビットを欠落させるに際し、（Ｍ−
１）ビット目を欠落させるよう工夫したことにより、使
用範囲内でデータが順次変化するような使いやすい出力
とすることができるという利点がある。
【図１】本発明の一実施例のＡ／Ｄ変換器のブロック図
である。
である。
【図２】本発明の一実施例のＡ／Ｄ変換器の取り出し回
路の一具体例を示す回路図である。
路の一具体例を示す回路図である。
【図３】本発明の他の実施例のクリップ回路付きＡ／Ｄ
変換器のブロック図である。
変換器のブロック図である。
【図４】従来のＡ／Ｄ変換器の要部を示す回路図であ
る。
る。
１ アナログ入力 ２ ＭビットＡ／Ｄ変換回路 ３ デジタル信号 ４ 出力取り出し回路 ５ 出力取り出し回路の出力 11 クリップ回路 12 入力判定回路 13 クリップ回路の出力 14 制御信号
Claims (1)
- 【請求項１】 電源を基準電位としてアナログ信号をＭ
ビットのデジタル信号に変換するＭビットＡ／Ｄ変換回
路と、前記ＭビットＡ／Ｄ変換回路より出力されたＭビ
ットデジタル信号のうち（Ｍ−１）ビット目を取り除き
（Ｍ−１）ビットのデジタル信号を出力する取り出し回
路と、取り出し回路への入力データ１が特定の範囲であ
ることを検出する入力判定回路と、前記取り出し回路か
らの出力を入力データ２とし、前記入力判定回路の出力
を制御入力として、制御入力の値により最大値または最
小値または入力データ２をそのまま出力するクリップ回
路とを有するＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232108A JP2786031B2 (ja) | 1991-09-12 | 1991-09-12 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232108A JP2786031B2 (ja) | 1991-09-12 | 1991-09-12 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575460A JPH0575460A (ja) | 1993-03-26 |
| JP2786031B2 true JP2786031B2 (ja) | 1998-08-13 |
Family
ID=16934135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232108A Expired - Fee Related JP2786031B2 (ja) | 1991-09-12 | 1991-09-12 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786031B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58172742A (ja) * | 1982-04-05 | 1983-10-11 | Oki Electric Ind Co Ltd | アナログ−デジタル変換デ−タの読込方式 |
| JPS60152126A (ja) * | 1984-01-20 | 1985-08-10 | Nec Corp | Ａ−ｄ変換回路 |
| JPS63299614A (ja) * | 1987-05-29 | 1988-12-07 | Nippon Columbia Co Ltd | Ａ／ｄ変換器の調整装置 |
| JP2573850B2 (ja) * | 1987-09-14 | 1997-01-22 | ティアツク株式会社 | アナログ−デイジタル変換装置 |
| JPH01225224A (ja) * | 1988-03-03 | 1989-09-08 | Pioneer Electron Corp | ディジタル・アナログ変換回路 |
-
1991
- 1991-09-12 JP JP3232108A patent/JP2786031B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575460A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090529 Year of fee payment: 11 |
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