JP2718584B2 - データ変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ｍビットのデータから
Ｍ−１ビットのデータを取り出すデータ変換回路に関す
るものである。

【０００２】

【従来の技術】データ変換は、マイクロプロセッサを用
いたシステムなどで使用されることが多い。これは、マ
イクロプロセッサに入力される信号のビット長は、通
常、マイクロプロセッサが処理する信号のビット長に合
わされているためである。図８は、従来の（Ｍ−１）ビ
ットのＡ／Ｄ変換器を用いたマイクロプロセッサ処理シ
ステムのブロック図である。これは、０Ｖと５Ｖの基準
電源で動作する回路である。具体的には、外部から入力
される２．５Ｖの振幅のアナログ信号に対して、（Ｍ−
１）ビットのＡ／Ｄ変換器５３により、アナログ信号を
（Ｍ−１）ビットのデジタル信号にデータ変換して、
（Ｍ−１）ビットのビット長の信号を処理するマイクロ
プロセッサ５１で処理を行うものである。外部から入力
されるアナログ信号は２．５Ｖの振幅を持つものである
ため、（Ｍ−１）ビットのＡ／Ｄ変換器５３には、シス
テムの基準電源とは別に、２．５Ｖ幅の電源、例えば、
１．２５Ｖの電源と３．７５Ｖの電源とを（Ｍ−１）ビ
ットのＡ／Ｄ変換器５３専用に設けていた。図９は、従
来のＭビットのＡ／Ｄ変換器を用いたマイクロプロセッ
サ処理システムのブロック図である。これは、図８に示
したものでは、（Ｍ−１）ビットのＡ／Ｄ変換器５３専
用の電源を基準電源とは別に設ける必要があるため、シ
ステムの回路構成が複雑になるという欠点があったもの
について、基準電源とＡ／Ｄ変換器の電源の共通化を行
ったものである。ここで、ＭビットのＡ／Ｄ変換器５０
を用いている理由を以下に述べる。これは、図９に示す
マイクロプロセッサシステムの場合、図８で示したもの
の場合と比べて、Ａ／Ｄ変換器に供給される電圧値の幅
が２倍の５Ｖになっているため、図８の（Ｍ−１）ビッ
トのＡ／Ｄ変換器５３と同じ精度でＡ／Ｄ変換を行うた
めには、ビット数が（Ｍ−１）ビットよりも多いＡ／Ｄ
変換器で変換を行う必要があるためである。Ｍビットの
デジタル信号に変換されたデータはセレクタ５４によ
り、（Ｍ−１）ビットの信号と１ビットの信号とに分割
するようにデータ変換され、分割されたデータは２回に
分けてマイクロプロセッサ５１に取り込まれて処理され
ている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のデータ変換では、Ｍビットの信号を分割する
必要があり、マイクロプロセッサとのインターフェイス
が複雑になる点で課題があった。また、従来のデータ変
換では、マイクロプロセッサに分割されたデータを取り
込んだ後、ソフトウェアでＭビットのデータから必要な
部分を取り出すことを行わなければならなければならな
かった。これは、ソフトウェアの負担が増すことにつな
がり、時代の要求である高速なシステムの構築上の課題
であった。

【０００４】本発明は、上記問題を解決するもので、マ
イクロプロセッサとのインターフェースに有効で高速な
データ変換回路を提供することを目的とするものであ
る。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ変換回路は、ビット比較回路と出力
クリップ回路とを有し、連続するＭビットのデータ（Ｍ
は３以上の整数）を入力とし、連続する（Ｍ−１）ビッ
トのデータ（Ｍは３以上の整数）にデータ変換して出力
するデータ変換回路であって、ビット比較回路は、Ｍビ
ット目のデータと（Ｍ−１）ビット目のデータとを入力
とし、Ｍビット目のデータと（Ｍ−１）ビット目のデー
タとを比較して、一致信号または不一致信号を出力する
ものであり、前記出力クリップ回路は、（Ｍ−１）ビッ
ト目以外のビットのデータと前記ビット比較回路により
出力された前記一致信号または前記不一致信号を入力と
し、前記連続する（Ｍ−１）ビットのデータを出力する
ものである。

【０００６】

【作用】本発明は上記した構成により、ソフトウェアに
よる処理が不要かつ高速でマイクロプロセッサとのイン
ターフェースを有効に行える。

【０００７】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。 図１は本発明の一実施例のＭビットのＡ／Ｄ変換器を用
いたマイクロプロセッサ処理システムのブロック図であ
る。図９と構成の異なる点は、セレクタ５４の代わり
に、データ変換回路５２を用いている点である。 図２は本発明の一実施例のデータ変換回路のブロック図
である。データ変換回路５４はビット比較回路４と出力
クリップ回路２とから構成されている。ビット比較回路
４には、データ入力１から入力されたＭビット（Ｍは３
以上の整数）の入力データのうち、Ｍビット目と（Ｍ−
１）ビット目が入力される。ビット比較回路４は、Ｍビ
ット目と（Ｍ−１）ビット目とを比較して、それぞれの
ビットの一致，不一致を判定を行い、出力クリップ回路
２に対して、一致信号または不一致信号５を出力する。
出力クリップ回路２には、データ入力１から入力された
（Ｍ−１）ビットの入力データのうち、（Ｍ−１）ビッ
ト目以外のビットと、ビット比較回路４により出力され
た一致信号または不一致信号５が入力される。出力クリ
ップ回路２は、一致信号または不一致信号５の入力に応
じて、データ出力３に出力を行う。以下、Ｍ＝４の場合
について図を参照しながら説明する。

【０００８】図３はＭ＝４の場合のビット比較回路の一
例を示す回路図である。図３において、２２はインバー
タ、２３はエクスクルーシブＯＲ、２４，２５はＮＯＲ
である。７，２１はビット比較回路４の入力であり、７
には入力データ１の４ビット目、２１には３ビット目が
入力される。１０，１１はビット比較回路４の出力であ
り、それぞれ、図３の１０，１１の入力となる。ビット
比較回路４の入力７，２１が異なる値（不一致）の場
合、ビット比較回路４の出力１０，１１はともに’０’
となる。ビット比較回路４の入力７，２１が同じ値（一
致）の場合、ビット比較回路４の入力２１が’０’の時
は、ビット比較回路４の出力１０は’０’、ビット比較
回路４の出力１１は’１’となる。ビット比較回路４の
入力２１が’１’の時は、ビット比較回路４の出力１０
は、’１’、ビット比較回路４の出力１１は’０’とな
る。

【０００９】図４はＭ＝４の場合の出力クリップ回路の
一例を示す回路図である。図４において、７〜９は出力
クリップ回路２の入力で、７には４ビットの入力データ
の４ビット目、８には入力データの２ビット目、９には
入力データの１ビット目がそれぞれ入力される。１０，
１１は出力クリップ回路２の入力である。１２〜１４は
出力クリップ回路２の出力で、１２はビット３、１３は
ビット２、１４はビット１となる。１５〜２０はＮＯＲ
である。入力１０，１１がともに’０’の時には出力ク
リップ回路２の入力７〜９に入ったデータがそのまま出
力クリップ回路２の出力１２〜１４に出力される。入力
１０が’０’、入力１１が’１’の時には、出力クリッ
プ回路２の出力は’０００’となる。入力１０が’
１’、入力１１が’０’の時には、出力クリップ回路２
の出力は’１１１’となる。

【００１０】以上のように構成されたデータ変換回路の
入力値に対するデータ変換回路の出力値を１０進数およ
び４ビットの絶対値表示で示すと、表１の様になる。表
１より４ビットの絶対値入力データが３ビットの絶対値
に変換されることが分かる。この時、４ビットのデータ
入力と３ビットのデータ出力を、それぞれ１０進数で表
すと、０〜１５のデータ入力のうち０〜３は、出力時に
は全て０となり、０〜１５のデータ入力のうち４〜１１
は、出力時には０〜７となり、０〜１５のデータ入力の
うち１２〜１５は、出力時には全て７となっている。つ
まり、データ変換回路に入力する信号を１０進数の４〜
１１の範囲内にすれば、１０進数の０〜７の信号を容易
に取り出すことができる。

【００１１】

【表１】

【００１２】図５は本発明の他の実施例のデータ変換回
路のブロック図である。データ変換回路５４はビット比
較回路４４と出力クリップ回路４２とから構成されてい
る。ビット比較回路４４には、データ入力１から入力さ
れたＭビット（Ｍは３以上の整数）の入力データのう
ち、Ｍビット目と（Ｍ−１）ビット目が入力される。ビ
ット比較回路４４は、Ｍビット目と（Ｍ−１）ビット目
とを比較して、それぞれのビットの一致，不一致の判定
を行い、出力クリップ回路４２に対して、一致信号また
は不一致信号４５を出力する。出力クリップ回路４２に
は、データ入力１から入力された（Ｍ−１）ビットの入
力データのうち、（Ｍ−１）ビット目以外のビットと、
ビット比較回路４４により出力された一致信号または不
一致信号４５が入力される。出力クリップ回路４２は、
一致信号または不一致信号４５の入力に応じて、データ
出力３に出力を行う。以下、Ｍ＝４の場合について図を
参照しながら説明する。

【００１３】図６はＭ＝４の場合のビット比較回路の一
例を示す回路図である。図６において、３３はインバー
タ、３４はエクスクルーシブＮＯＲ、３５，３５はＮＯ
Ｒである。７，２１はビット比較回路４４の入力であ
り、７には入力データ１の４ビット目、２１には３ビッ
ト目が入力される。１０，１１はビット比較回路４４の
出力であり、それぞれ、図７の１０，１１の入力とな
る。ビット比較回路４４の入力７，２１が同じ値（一
致）の場合、ビット比較回路４４の出力１０，１１はと
もに’０’となる。ビット比較回路４４の入力７，２１
が異なる値（不一致）の場合、ビット比較回路４４の入
力２１が’０’の時は、ビット比較回路４４の出力１０
は’０’、ビット比較回路４４の出力１１は’１’とな
る。ビット比較回路４４の入力２１が’１’の時は、ビ
ット比較回路４４の出力１０は’１’、ビット比較回路
４４の出力１１は’０’となる。

【００１４】図７はＭ＝４の場合の出力クリップ回路の
一例を示す回路図である。図７において、７〜９は出力
クリップ回路４２の入力で、７には４ビットの入力デー
タの４ビット目、８には入力データの２ビット目、９に
は入力データの１ビット目がそれぞれ入力される。１
０，１１は出力クリップ回路４２の入力である。１２〜
１４は出力クリップ回路４２の出力で、１２はビット
３、１３はビット２、１４はビット１となる。２６〜３
０はＮＯＲ、３１はＯＲ、３２はインバータである。入
力１０，１１がともに’０’の時には出力クリップ回路
４２の入力７〜９に入ったデータがそのまま出力クリッ
プ回路４２の出力１２〜１４に出力される。入力１０
が’０’、入力１１が’１’の時には、出力クリップ回
路４２の出力は’１００’となる。入力１０が’１’、
入力１１が’０’の時には、出力クリップ回路４２の出
力は’０１１’となる。

【００１５】以上のように構成されたデータ変換回路の
入力値に対するデータ変換回路の出力値を１０進数また
は４ビットの２の補数表示で示すと、表２の様になる。
表２より４ビットの２の補数入力データが３ビットの２
の補数に変換されることが分かる。この時、４ビットの
データ入力と３ビットのデータ出力を、それぞれ１０進
数で表すと、−８〜７のデータ入力のうち−８〜−５
は、出力時には全て−４となり、−８〜７のデータ入力
のうち−４〜３は、出力時には−４〜３となり、−８〜
７のデータ入力のうち４〜７は、出力時には全て３とな
っている。つまり、データ変換回路に入力する信号を１
０進数の−４〜３の範囲内にすれば、１０進数の−４〜
３の信号を容易に取り出すことができる。

【００１６】

【表２】

【００１７】

【発明の効果】以上のように、本発明によれば、Ｍビッ
トの絶対値または２の補数の入力データから（Ｍ−１）
ビットの絶対値または２の補数のデータをソフトウェア
で処理することなく取り出すことができる。つまり、マ
イクロプロセッサの扱う信号のビット数が、データ信号
処理を行う回数の扱う信号のビット数より少ない場合に
おいても、データ変換を容易に行うことができる。した
がって、本発明によれば、マイクロプロセッサとのイン
ターフェイスが容易なデータ変換回路を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例のＭビットのＡ／Ｄ変換器を
用いたマイクロプロセッサ処理システムのブロック図で
ある。

【図２】本発明の一実施例のデータ変換回路のブロック
図である。

【図３】本発明の一実施例のデータ変換回路におけるビ
ット比較回路の一具体例を示す回路図である。

【図４】本発明の一実施例のデータ変換回路における出
力クリップ回路の一具体例を示す回路図である。

【図５】本発明の別の実施例のデータ変換回路のブロッ
ク図である。

【図６】本発明の別の実施例のデータ変換回路における
ビット比較回路の一具体例を示す回路図である。

【図７】本発明の別の実施例のデータ変換回路における
出力クリップ回路の一具体例を示す回路図である。

【図８】従来例の（Ｍ−１）ビットのＡ／Ｄ変換器を用
いたマイクロプロセッサ処理システムのブロック図であ
る。

【図９】従来例のＭビットのＡ／Ｄ変換器を用いたマイ
クロプロセッサ処理システムのブロック図である。

【符号の説明】

１ データ入力 ２ 出力クリップ回路 ３ データ出力 ４ ビット比較回路 ５ 一致信号または不一致信号 ７ ビット比較回路の入力および出力クリップ回路の
入力 ８，９ 出力クリップ回路の入力 １０，１１ ビット比較回路の出力および出力クリッ
プ回路の入力 １２〜１４ 出力クリップ回路の出力 １５〜２０ ＮＯＲ ２１ ビット比較回路の入力 ２２ インバータ ２３ エクスクルーシブＯＲ ２４，２５ ＮＯＲ ２６〜３０ ＮＯＲ ３１ ＯＲ ３２ インバータ ３３ インバータ ３４ エクスクルーシブＮＯＲ ３５，３５ ＮＯＲ ４２ 出力クリップ回路 ４４ ビット比較回路 ４５ 一致信号または不一致信号 ５０ Ａ／Ｄ変換器 ５１ マイクロプロセッサ ５２ Ａ／Ｄ変換器 ５３ セレクタ ５４ データ変換器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ビット比較回路と出力クリップ回路とを
   有し、連続するＭビットの絶対値データ（Ｍは３以上の
   整数）を入力とし、連続する（Ｍ−１）ビットの絶対値
   データ（Ｍは３以上の整数）にデータ変換して出力する
   データ変換回路であって、前記ビット比較回路は、Ｍビ
   ット目のデータと（Ｍ−１）ビット目のデータとを入力
   とし、Ｍビット目のデータと（Ｍ−１）ビット目のデー
   タとを比較して、一致信号または不一致信号を出力する
   ものであり、前記出力クリップ回路は、（Ｍ−１）ビッ
   ト目以外のビットのデータと前記ビット比較回路により
   出力された前記一致信号または前記不一致信号を入力と
   し、前記連続する（Ｍ−１）ビットの絶対値データを出
   力するものであり、前記一致信号が入力された場合に
   は、前記連続する（Ｍ−１）ビットの絶対値データのう
   ち、最大値か最小値のいずれかを出力し、前記不一致信
   号が入力された場合には、（Ｍ−１）ビット目以外のビ
   ットのデータを、前記連続する（Ｍ−１）ビットの絶対
   値データとして出力することを特徴とするデータ変換回
   路。
2. 【請求項２】 ビット比較回路と出力クリップ回路とを
   有し、連続するＭビットの２の補数データ（Ｍは３以上
   の整数）を入力とし、連続する（Ｍ−１）ビットの２の
   補数データ（Ｍは３以上の整数）にデータ変換して出力
   するデータ変換回路であって、前記ビット比較回路は、
   Ｍビット目のデータと（Ｍ−１）ビット目のデータとを
   入力とし、Ｍビット目のデータと（Ｍ−１）ビット目の
   データとを比較して、一致信号または不一致信号を出力
   するものであり、前記出力クリップ回路は、（Ｍ−１）
   ビット目以外のビットのデータと前記ビット比較回路に
   より出力された前記一致信号または前記不一致信号を入
   力とし、前記連続する（Ｍ−１）ビットの２の補数デー
   タを出力するものであり、前記一致信号が入力された場
   合には、（Ｍ−１）ビット目以外のビットのデータを、
   前記連続する（Ｍ−１）ビットの２の補数データとして
   出力し、前記不一致信号が入力された場合には、前記連
   続する（Ｍ−１）ビットの２の補数データのうち、最大
   値か最小値のいずれかを出力することを特徴とするデー
   タ変換回路。