JP3530547B2

JP3530547B2 - 結果のバイアス制御を有する最小遅延の先行１検出器

Info

Publication number: JP3530547B2
Application number: JP13870893A
Authority: JP
Inventors: クレイグ・ヘイケス
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-06-09
Filing date: 1993-06-10
Publication date: 2004-05-24
Anticipated expiration: 2019-05-24
Also published as: JPH0675743A; US5304994A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、２進ワード中
の特定の論理値を捜し出す方法及びその回路に関し、特
に、そのような値を最小の回路遅延及びバイアス制御で
捜し出す方法及びその回路に関する。

【０００２】

【従来の技術】コンピュータデータは、ワードを規定す
る一連の２進数「１」及び「０」として格納されるのが
普通であり、この場合、各２進ワードはシフトレジスタ
等の記憶装置に格納される。コンピュータ関連の演算で
は、２進数列における最初の（即ち先行する）２進数
「１」の位置を検出することが所望されることが多い。
例えば、浮動小数点の加算及び減算を行うために、また
整数を浮動小数点表現に変換するために、また浮動小数
点表現を正規化してその精度を最大化するために、先行
する「１」(以下、先行「１」と称す)の位置を検出する
ことが必要となる。

【０００３】図１は、IEEE（米国電気電子学会）の倍精
度浮動小数点データ形式(ANSI/IEEE規格754−1985)を示
すものである。この形式は、インテル8087/287/387シリ
ーズ及びモトローラ68881を含むほとんど全ての浮動小
数点マイクロプロセッサに採用されており、従って、IB
Mパーソナルコンピュータを含み、これらマイクロプロ
セッサを使用するマイクロコンピュータにおいて、事実
上普遍的なものとなっている。

【０００４】図１に示すデータ形式はＢ₀〜Ｂ₆₃の64ビ
ットから構成されている。仮数即ち小数部10は、Ｂ₀〜
Ｂ₅₁の52ビットから成り、表現すべき数の有効数字を表
す。指数部12は、Ｂ₅₂〜Ｂ₆₂の11ビットから成り、仮数
10に適用される２のべき指数乗数である。べき指数は、
1024を加えることにより「バイアス」され、ビットＢ₆₂
〜Ｂ₅₂にそれぞれ対応するべき指数フィールド「011111
11111」が０の数値べき指数を表すようになっている。
従って、２進指数部12の10進相当値は−1023から＋1024
までの範囲にわたり、これは、−1023と1024との間で仮
数10に２のべき指数を掛けることができることを示して
いる。更に、64ビットワード全体の最上位ビット(MSB)
Ｂ63として符号ビット14が含まれており、これは、仮数
10の符号を明示する。

【０００５】Ｍが仮数10の値であり、Ｅが指数部12の値
であるとすれば、図１の64ビットワードで表される数の
値は、 ±Ｍ（Ｂ^E-1024）となる。ここでＢは標準基底値である。例えば、各ビッ
トが２進数字、即ち、「１」または「０」である場合に
は、基底値Ｂは２である。

【０００６】更に精度を上げるためは、仮数10を左にシ
フトしてその仮数10の最上位ビットであるＢ₅₁が「１」
になるまでべき指数12をデクリメントすることにより、
仮数10を正規化する。その結果として得られる値は、シ
フトした位置の数に等しいビットで表される精度を示
す。結果的に得られる仮数の最上位ビットＢ51が常に
「１」であるので、それを保持するのは冗長になる。そ
れ故、一般には、仮数10をもう１つ左の位置にシフトし
て先行「１」を棄却し、指数部12をもう一度デクリメン
トする。その結果として得られる数の精度は更に１ビッ
ト上がる。表現可能な数の範囲は、±(2¹)(2^-1023)〜±
(2¹⁰²⁴)即ち±2.2×10^-308〜±1.8×10³⁰⁸である。

【０００７】従って、浮動小数点数の精度を最大化する
ために、先行１検出器(ＬＯＤ)を使用して仮数10におけ
る先行「１」の位置を捜し出し、その位置を２進ワード
でエンコードすることが可能である。その結果として得
られるエンコード化ワードは、仮数10の最上位ビットを
１つ超えた位置、即ちビットＢ₅₁の１つ左の位置に先行
「１」を位置決めしてその先行「１」を棄却することが
できるように、仮数10のシフト回数を指定する。この操
作を行うためにシフタを使用することができる。仮数を
格納するビットがエンコード化ワードの値に従ってシフ
トされ、それに応じて指数部12のビットが他の回路の助
けを借りてデクリメントされる。

【０００８】先行１検出器を利用する他の例は、整数−
浮動小数点変換に関するものである。１ビットが符号ビ
ットＢ₆₃で、他の63ビットが整数の値を表す64ビットＢ
₆₃〜Ｂ₀から成る倍精度整数の例を考察する。整数−浮
動小数点変換を実行するためには、整数の63ビットを、
図１に示す浮動小数点データ形式の52ビットの仮数10に
写像する。先行「１」が、整数形式の最上位10ビットＢ
₆₂〜Ｂ₅₃中に位置する場合には、その先行「１」がビッ
トＢ₅₂にシフトされるまで整数ビットを右にシフトしな
ければならない。整数−浮動小数点変換に必要とされる
シフト数を以下の表１に示す。

【０００９】

【表１】

【００１０】何回シフトを行わなければならないかを決
めるこの例では、バイアス値52が使用される。従って、
先行「１」の位置が決定され、その位置の値からバイア
ス値が減算される（例えば、先行「１」の位置がＢ₅₇で
ある場合には57から52を減算して右へ５だけシフトした
ことになる）。表１の２列目に示す値は、変換のために
シフトしなければならない位置の数を示している。

【００１１】先行１検出器(ＬＯＤ)は周知のものであ
る。ＬＯＤは市販されており、テキサス・インスツルメ
ンツ社の４ビットまたは８ビット優先エンコーダ、例え
ば、TI−74LS348等がある。一般に、４ビットまたは８
ビットの２進ワードで先行「１」の位置を検出するＬＯ
Ｄは、それぞれ、４個または８個のゲートアレイを採用
している。１つのゲートアレイは入力として最初の最上
位ビットだけを有し、次のゲートアレイは入力として最
初の２つの最上位ビットを有し、３番目のゲートアレイ
は入力として最初の３つの最上位ビットを有し、以下同
様で、最後のゲートアレイは２進ワードの各ビットにつ
いての入力を有する。また、先行０検出器(ＬＺＤ)も周
知のものであり、先行「１」の位置を決定するために使
用可能なものである。この論理を実施する８ビットＬＺ
Ｄ回路を図２に示す。７個のＡＮＤゲートが必要であ
り、それらのＡＮＤゲートは最大８個の入力を受容する
ことができなければならない。入力Ｂ₇〜Ｂ₀は、以下の
数１に示す論理方程式に従う７個のＡＮＤゲートにより
演算が行われる。

【００１２】

【数１】

【００１３】ここで、バーＢはＢの２進値の論理補数、
「＆」はＡＮＤ演算を表す記号、Ｇ₁〜Ｇ₇は個々のゲー
トの出力である。従ってＧ₁が低レベルである場合、先
行する０が１つ存在し、先行「１」の位置がＢ₆であ
り、またＧ₂が低レベルである場合には、先行する０が
２つ存在し、先行「１」の位置がＢ₅である（以下同
様）。

【００１４】図２に示す８ビットＬＺＤは上述の論理を
実行する。この構成から、ＬＺＤへの２進入力のサイズ
を大きくするには、ＡＮＤゲートはそれと同様に更に多
数の入力を受容することができなければならず、即ち、
32ビットＬＯＤには各ゲートがそれぞれ32ビットまで受
容する31個のゲートが必要になる、ということは明らか
である。このため、この構成は、多くのコンピュータ関
連演算、例えば52ビットの仮数において先行「１」を捜
し出すこと、に必要な多数の入力については実現不可能
である。しかし、大きなワードの先行「１」を捜し出す
ことが所望される場合が多いため、そのような能力を備
えた先行１検出器が設計されてきた。

【００１５】例えば、32ビットＬＺＤが、Flynn、I.著
の「Computer Arithmetic and LogicUnits」（Saunders
College Publishing, 1982, pp.120〜123（以下「Flyn
n」と称す）に記載されている。このＬＺＤは図３に示
すものであり、図３に示すプログラム可能論理アレイ
(ＰＬＡ)を使用している。しかし、ＰＬＡは、論理を実
施するために複雑な設計及び回路を備えるものである。
更に、ＰＬＡは、バイアス値制御が必要な場合に一定の
バイアス値を有する出力を生成するように変更するのは
容易でない。

【００１６】このようなＰＬＡを２つ以上組み合わせて
図３のＬＺＤを64ビット以上に拡張することが可能であ
ることは公知のことである。このような組み合わせにつ
いてはFlynnにより開示されており、桁上げ連鎖(carry-
chain)技法と呼ばれることが多い。例えば、Flynnは、
図４に示す64ビットＬＺＤについて述べているが、これ
は、直列に接続された図３のタイプの32ビットＰＬＡエ
ンコーダ２個から構成されるものである。64ビット入力
の最上位32ビットが、ＰＬＡ16に供給され、そのＰＬＡ
16が、それら32ビット内に先行「１」が存在するか否か
を判定する。その最上位ビット中に先行「１」が検出さ
れなかった場合、ＰＬＡ16は第２のＰＬＡ18が残りの32
ビットを入力することを可能にし、先行「１」の位置を
決定することを可能にする（先行「１」が存在する場
合）。先行「１」の検出は、直列の各ビットグループに
ついて行われるので、この方法には実質的に回路遅延が
導入されてしまい、この回路遅延は、連鎖にＰＬＡが追
加されるごとに増大する。更に、「桁上げ連鎖」構成で
既知のＬＯＤを使用して一定バイアス値を有する出力を
提供することは不可能である。

【００１７】

【発明が解決しようとする課題】従って、64ビット以上
を最小限の遅延で演算することができ、しかも簡単で、
信頼性が高く、実施が容易で低コストの、多目的ＬＯＤ
を提供する必要がある。本発明はこの目標を達成したも
のである。

【００１８】

【課題を解決するための手段】本発明によれば、マルチ
プレクサ・ツリーに接続された出力を備えている複数の
エンコーダから成る回路が提供される。各エンコーダ
は、ｎビット２進ワードのＷビットから成る入力を受容
し、所定の特性を有するＷビットの内の１ビットの位置
を検出する。所定の特性には、例えば、検出される最初
の２進数「１」、検出される最初の２進数「０」、検出
される最後の２進数「１」、または検出される最後の２
進数「０」等がある。所定の特性を有する１ビットがＷ
ビット中で検出された場合には、エンコーダは、そのビ
ットの位置を示すエンコード出力を出力する。マルチプ
レクサ・ツリーは、１つ以上の連続したレベルのマルチ
プレクサから構成される。最初のレベルは、エンコーダ
の出力に接続された入力を備えており、最後のレベル
は、ｎビット２進ワードのｎビット中の所定の特性を有
するビットの位置を示す単一出力を生成する。

【００１９】好適実施例では、エンコードされた出力の
最上位ビット、及びマルチプレクサ・ツリーの連続する
各レベルからの出力は、Ｗビットの個々のグループ中で
所定の特性を有するビットが検出されたか否かを示すも
のとなる。所定の特性を有するビットが検出されなかっ
た場合には、回路はそのことを示す出力を提供する。

【００２０】別の好適実施例では、回路の出力は、整数
−浮動小数点変換等のコンピュータ演算を実行するため
に２進ワードのｎビットをシフトさせるべき位置の数を
示すものとして使用される。更に、エンコーダ及びマル
チプレクサの入力及び出力を接続する配線は、回路の出
力がバイアス値を含むように変更することができる。

【００２１】更に本発明は、ｎビット２進ワードのｎビ
ット中で所定の特性を有するビットの位置を示す方法を
提供する。本発明の方法によれば、ｎビットがＷビット
のグループにグループ化されて、各グループのＷビット
中で所定の特性を有するビットの位置を示すエンコード
出力が生成される。次いで、そのエンコード出力に基づ
いて最終出力が生成されて、２進ワードのｎビット中で
所定の特性を有するビットの位置が示される。

【００２２】以下に示す本発明の詳細な説明を図面と関
連して参照することにより、本発明が一層良好に理解さ
れ、またその様々な(numerous)目的及び利点が明確にな
るであろう。

【００２３】

【実施例】図５は、本発明による10ビットＬＯＤ回路を
示すものである。同図の回路は、単なる例示を目的とし
て10ビットの入力を有するものを図示している。本発明
は、決してこれに限定されるものではないことが理解さ
れるべきである。むしろ、同図の回路は、任意の数の２
進入力を受容するようにも適応させることができ、本発
明はそのような回路全てを包含するものである。

【００２４】エンコーダ20,22,24は、本実施例では４→
３エンコーダであり、ビットIN[9]〜IN[0]から成る10ビ
ット２進ワードの基本的なエンコードを包括的に行うも
のである。10ビットワードIN[9]〜IN[0]は、各々がＷビ
ットからなる幾つかのグループへと分割される。本実施
例では、Ｗは４ビット／グループとなるように選択され
ており、即ち、各グループは、ビットIN[0]〜IN[3]と、
ビットIN[4]〜IN[7]と、ビットIN[8]及びIN[9]にGND[1]
及びGND[2]で示す２つの入力を加えたものである。ここ
で、前記GND[1]及びGND[2]は、エンコーダ24に４つの入
力が供給されるようにグループの補充を行うために使用
される。各４ビットグループは、入力としてエンコーダ
20,22,24に１つずつ供給される。各エンコーダ20,22,24
（Ｗ＝４の場合）に関する真理値表を以下の表２に示
す。

【００２５】

【表２】

【００２６】上記表２の出力「ＸＹＺ」は、図５では、
エンコーダ24に関してはａ₁，ｂ₁，ｃ₁、エンコーダ22
に関してはｄ₁，ｅ₁，ｆ₁、エンコーダ20に関しては
ｇ₁，ｈ₁，ｉ₁として図示されている。

【００２７】結果的に得られるエンコード出力の最上位
ビットは、論理「１」が入力に存在するか否かを示す。
従って、エンコード出力の最上位ビット「Ｘ」が「１」
である場合には、対応するエンコーダの入力で受信され
たＷビットのグループのどこかに論理「１」が存在す
る。また、エンコード出力の最上位ビット「Ｘ」が
「０」である場合には、対応するＷビットのグループに
は論理「１」は存在しない。エンコード出力の残りのビ
ット「Ｙ」及び「Ｚ」は、先行「１」がＷビット中に存
在する場合には、その先行「１」の位置を示す。例え
ば、先行「１」が右から４番目の位置（表２の最初の項
目）にある場合には、ビット「ＹＺ」は「１１」であ
り、これは１０進数４の２進相当数である。同様に、先
行「１」が右から３番目の位置（表２の２番目の項目）
にある場合には、ビット「ＹＺ」は「１０」であり、こ
れは１０進数３の２進相当数である。同様に、先行
「１」が右から２番目の位置及び最初の位置（表２の３
番目及び４番目の項目）にあることが検出された場合に
は、ビット「ＹＺ」は、それぞれ「０１」及び「００」
である。

【００２８】また、本発明によるＬＯＤは、マルチプレ
クサの２進ツリーも備えている。図５に示す10ビットＬ
ＯＤには、連続する２つのレベルのマルチプレクサが必
要である。第１レベルはマルチプレクサ26,28から成
り、第２レベルはマルチプレクサ30から構成されてい
る。第１レベルのマルチプレクサ26,28は、３つの３ビ
ットエンコード出力ａ₁〜ｉ₁を、２つの４ビット出力ａ
₂〜ｈ₂に減じる。第２レベルのマルチプレクサ30は、２
つの４ビット出力ａ₂〜ｈ₂を、単一の５ビット出力０
[4]〜０[0]に減じる。この最終出力０[5]〜０[0]は、10
ビット２進ワード中で先行「１」が検出されたか否かを
示し、また検出された場合にはその先行「１」の位置を
示す。

【００２９】２進ツリーの第１レベルでは、エンコーダ
20,22からのエンコード出力（それぞれ、ｇ₁，ｈ₁，
ｉ₁、及びｄ₁，ｅ₁，ｆ₁）が入力としてマルチプレクサ
26に供給され、またエンコーダ24からのエンコード出力
（ａ₁，ｂ₁，ｃ₁）が入力としてマルチプレクサ28に供
給される。マルチプレクサ28への第２グループの入力は
接地されているので、マルチプレクサ28は、それらの入
力をＷビット全てが０であったことを示すエンコード出
力であると解釈する。

【００３０】位置ビット(Ｐ)もまた入力として各マルチ
プレクサに供給される。この例では、位置ビット(Ｐ)は
２進数「０」である。「０」という２進値を得る１つの
方法は、位置ビットＰに対応する入力を接地することで
ある（以下、「接地された」入力は全て２進値「０」を
供給するものと仮定する）。例えば、位置ビットＰは、
図５に示すように、マルチプレクサ26のGND[4]と、マル
チプレクサ28のGND[5]と、マルチプレクサ30のGND[6]と
で接地されている。従って、位置ビットＰの２進値は、
これらマルチプレクサの各々について「０」となる。こ
こで、位置ビットの目的を以下に説明する。第１レベル
のマルチプレクサの各々に関する真理値表を次の表３に
示す。

【００３１】

【表３】

【００３２】第１レベルのマルチプレクサから結果的に
得られる出力の最上位ビットは、先行「１」が、マルチ
プレクサにエンコード出力を供給する基本エンコーダへ
の４ビット入力のいずれかで検出されたか否かを示す。
例えば、マルチプレクサ26への入力「ｘｙｚ」がエンコ
ーダ22のエンコード出力ｄ₁，ｅ₁，ｆ₁であり、そのマ
ルチプレクサ26への入力「ＸＹＺ」がエンコーダ20のエ
ンコード出力ｇ₁，ｈ₁，ｉ₁である場合、マルチプレク
サ26は、「ｘ」または「Ｘ」のいずれかが「１」であれ
ば、最上位ビット「Ａ」が「１」である出力を生成す
る。換言すれば、エンコーダ22への入力ビットIN[7]〜I
N[4]が「0000」である場合、エンコーダ22の出力は表２
から「000」となる。また、エンコーダ20への入力ビッ
トIN[3]〜IN[0]が「1001」である場合には、エンコーダ
22の出力は表２から「111」となる。従って、マルチプ
レクサ26への入力「ｘｙｚ」はエンコーダ22から「00
0」となり、マルチプレクサへの入力「ＸＹＺ」はエン
コーダ20から「111」となる。従って、表３によれば、
マルチプレクサ26からの出力の最上位ビット「Ａ」は２
進数「１」になる。これは、「１」がビットIN[3]〜IN
[0]のグループ中に存在していたからである。

【００３３】マルチプレクサ26により供給される出力の
次の最上位ビット「Ｂ」は、そのエンコード出力のどれ
が先行「１」の位置を識別するものであるかを示す。エ
ンコーダ22へのＷビット入力IN[7]〜IN[4]が、エンコー
ダ20へのＷビット入力IN[3]〜IN[0]に先行するので、エ
ンコーダ22からのエンコード出力が先行「１」が検出さ
れたことを示す場合には、マルチプレクサ26はエンコー
ダ20により先行「１」が検出されたか否かを考慮する必
要はない。これは、エンコーダ20により検出された
「１」は、エンコーダ22により検出された先行「１」に
必然的に続き、先行「１」にはなり得ないからである。
この結果は上に示した例に戻ることにより最も良く説明
することができる。入力ビットIN[7]〜IN[4]のうち、エ
ンコーダ22の出力「000」により示されるように「１」
として識別されたものは１つも存在しないので、先行
「１」は、もし存在すれば、入力ビットIN[7]〜IN[0]の
うちビットIN[3]〜IN[0]から見出されなければならな
い。

【００３４】先行「１」が存在する場合、位置ビットＰ
は、マルチプレクサ26,28の出力に現れる。位置ビット
Ｐの値は、先行「１」がどの位置にあるかを示し、即
ち、それぞれのエンコーダの先行のＷビットIN[7]〜IN
[4]の中にあるかまたは次のＷビットIN[3]〜IN[0]の中
にあるかを示す。このため、先行「１」が先行のＷビッ
トグループ中で検出されると、マルチプレクサから出力
される次の最上位ビット「Ｂ」の値はバーＰとなり（Ｐ
が接地されている（図５参照）ので、その補数は２進数
「１」となる）、残りのビットは各々のエンコード出力
に従いグループ内の先行「１」の位置を示す。先行
「１」が先行のグループ中で検出されずに、それに続く
グループ中で検出されると、次の最上位ビット「Ｂ」の
値はＰとなり、残りのビット「ＣＤ」はそのグループ中
におけるその位置を示す。再び同じ実施例に戻ると、先
行「１」が第２のグループのＷビットIN[3]〜IN[0]中に
あるので、表３によりマルチプレクサ26の出力ビット
「Ｂ」は２進数「０」となる。マルチプレクサ26からの
出力の残りのビット「ＣＤ」は表３により「１１」とな
る。

【００３５】第２レベルのマルチプレクサ・ツリーは、
本実施例ではマルチプレクサ30から構成され、好適には
第１レベルの２つのマルチプレクサからの出力を受容す
る。例えば図５では、マルチプレクサ30は、マルチプレ
クサ26の出力（ｅ₂，ｆ₂，ｇ₂，ｈ₂）に接続された入力
と、マルチプレクサ28の出力（ａ₂，ｂ₂，ｃ₂，ｄ₂）に
接続された入力とを備えている。その他にも、マルチプ
レクサ30は、図５のGND[6]で接地されている位置ビット
Ｐを受容する入力を備えている。マルチプレクサ30は、
その前のレベルのマルチプレクサ26,28と実質上同じよ
うに動作する。従って、マルチプレクサ30は次の表４に
示す真理値表を実施する。

【００３６】

【表４】

【００３７】本発明によるＬＯＤ回路は、そのＬＯＤに
入力される２進ワードがそのビットの数によって限定さ
れるということがなく、また、マルチプレクサ・ツリー
を構成するレベル数を用いて、使用するエンコーダ及び
マルチプレクサのサイズの釣り合いを適切に選択するこ
とにより、ゲート遅延を最小限にすることができる、と
いう点で極めて多目的であるということが理解されるべ
きである。例えば、各基本エンコーダに入力されるビッ
ト数Ｗは、０より大きい２の整数べき、即ち２、４、８
等でなければならない。必要なエンコーダの数Ｎは、Ｌ
ＯＤに入力される２進ワードのビット数をｎとすれば、
次式で表すことができる。

【００３８】Ｎ＝Int[ｎ／Ｗ]＋１これに対応して、マルチプレクサ・ツリーを実施するた
めに必要なマルチプレクサの数は約Ｎ個である（場合に
よっては少いことがある）。但し、第１レベルにはＮ／
２個のマルチプレクサが必要になる。必要なレベル数Ｌ
は、次式の通りである。

【００３９】Ｌ＝Ｌｏｇ₂(Ｘ) ここで、Ｘは、Ｎに等しいかまたはＮに最も近くてＮよ
り小さくない２のべき乗である。例えば、Ｎ＝５，６，
または７であれば、Ｘ＝８である。同様に、Ｎ＝８であ
れば、Ｘ＝８である。従って、必要なレベル数Ｌは、入
力ビット数ｎ及び各エンコーダに入力されるビット数Ｗ
によって決まる。

【００４０】マルチプレクサ・ツリーの実施に使用され
るレベルが多くなるほど伝播遅延が大きくなって回路が
低速になる、ということが理解されよう。しかし、各エ
ンコーダ及びマルチプレクサの複雑さ及びコストは、そ
のサイズと共に増大し、即ちＷが大きくなるにつれて増
大するから、レベル数Ｌを最小限にすることは必ずしも
望ましいことではない。従って、レベル数Ｌに釣り合わ
せてｎ及びＷの選択を行って、時間遅延、コスト、複雑
さの点におけるＬＯＤ回路の性能を最大限にすることが
できる。

【００４１】以下で説明するように、本開示のＬＯＤ回
路の配線は、マルチプレクサ・ツリーにより供給される
出力がバイアス値を含むように容易に変更することがで
きる。上述のように、ＬＯＤの出力は典型的には、先行
「１」の位置に基づき２進値入力を複数位置だけシフト
させるために使用される。更に、そのシフトの目的（例
えば整数−浮動小数点変換）に応じてバイアス値を変え
ることが可能である。

【００４２】図６は−３のバイアス値を供給する模範的
な10ビットＬＯＤ回路を示し、図７は＋６のバイアスを
供給する模範的な10ビットＬＯＤ回路を示すものであ
る。入力及び出力を接続する配線だけが変わっているこ
とが容易に理解されよう。例えば、10ビット２進ワード
IN[9]〜IN[0]は、図５ないし図７の各々において異なる
４ビットグループに配列されている。同様に、エンコー
ダ20,22,24の出力ａ₁〜ｉ₁は、各図において第１レベル
のマルチプレクサに供給される。−３のバイアス値を供
給する図６のＬＯＤ回路では第１レベルのマルチプレク
サ26を除くことが可能であり、従って、マルチプレクサ
30への入力「ＷＸＹＺ」は、エンコーダ20の出力ｉ₁、
及び、GND[10]で接地されている３つのビットにより供
給される。また、図６のマルチプレクサ30へ入力される
位置ビットＰは接地されておらず、即ち、その値は、全
ての場合について２進値「０」とはならず、マルチプレ
クサ28からの出力ａ₂であり、その値が入力ビットIN[9]
〜IN[3]によって変化するようになっていることに留意
されたい。

【００４３】バイアスを提供することによる効果は以下
に示す表５から分かる。図５ないし図７のＬＯＤ回路の
それぞれへの入力である各10ビット２進ワードに関し、
その対応する出力を、２進ワードがシフトされることに
なる位置の数の10進相当値と共に、以下の表５に示す。

【００４４】

【表５】

【００４５】エンコーダ及びマルチプレクサは、選択さ
れたバイアス値に関わらず表２ないし表４に示した真理
値表に従って動作するので、本発明は、所望バイアス値
を有するＬＯＤを実現するための適切な配線を決定する
際の助けとなるハードウェア記述言語を用いて好適に設
計される。

【００４６】例えば、以下の数２に示すコードを用いて
図５ないし図７に示すＬＯＤのいずれをも設計すること
ができる。このコードは、Cadence Design Systems, In
c.によるハードウェア設計言語である「VERILOG」を使
用して書かれたものである。なお、「VERILOG」その他
のハードウェア設計言語は周知のものである。

【００４７】

【数２】

【００４８】上記コードにおける記号「｜」は論理ＯＲ
演算、「＆」は論理ＡＮＤ演算、記号「〜」は「〜」に
続く２進値の補数、「＾」はＸＯＲ演算を示すものであ
る。

【００４９】エンコーダモジュール(エンコーダ1)、第
１レベルマルチプレクサモジュール(マルチプレクサ
1)、及び第２レベルマルチプレクサモジュール(マルチ
プレクサ2)は、ｎ＝10ビット２進ワード及びＷ＝４ビッ
トグループの全てについて有効である。従って、如何な
るバイアス値が選択された場合であっても、真理値表及
びコードは変わらない。配線は、マルチプレクサ・ツリ
ーの出力「ＡＢＣＤＥ」が既選択バイアス値に関して所
望出力を供給するまで変更される。例えば、０、−３、
及び＋６のバイアスに関する所望出力は表５に示されて
いる。

【００５０】本発明による方法は、他の回路によって実
施することができ、また、ソフトウェアで実施すること
さえ可能である。ｎビット２進ワードのｎビットは、Ｗ
ビットグループとして配列される。10ビット２進ワード
及びＷ＝４の実施例を用いた場合、Ｗビットの各グルー
プは表２に示した真理値表に従ってエンコードされる。
このようなエンコードを行うソフトウェアは、VERILOG
で書かれた上述のエンコーダモジュール(エンコーダ1)
に似ている。同様に、本発明の方法は、このエンコード
ステップを行うのにエンコーダを必要とするものではな
く、真理値表に従って動作する回路なら何でもよい。

【００５１】本発明の方法によれば、エンコード出力
は、異なる２つのエンコード出力を有するグループに配
列される。偶数のエンコード出力が存在しない場合、即
ちＮが奇数である場合には、グループを形成するために
別のビットが設けられ、例えば接地ビットがグループの
第２のエンコード出力として設けられる。各グループの
ビットは、表３に示した真理値表に従って演算が行われ
るか、または上述のVERILOGモジュール（マルチプレク
サ1）と同様のコードを用いて実行されて第１レベルの
出力を生成する。その第１レベルの出力は、次いで異な
る２つの第１レベル出力を有するグループに配列され
る。再び、接地ビットの追加出力をこれらグループの１
つを形成するのに使用できることが理解されるべきであ
る。この例では、マルチプレクサ30の入力に対応する１
グループしか存在しない。このグループは、次いで上記
表４の真理値表に従って出力を生成するように（または
上記VERILOGモジュールMUX2と同様のコードを使用し
て）演算が行われる。

【００５２】また、本発明が、先行する「０」を検出す
るように、または最後尾の「１」または最後尾の「０」
を検出するように、容易に修正可能であることも理解さ
れるべきである。本発明を特定の実施例を参照して説明
し図解してきたが、当業者であれば、上記で説明し及び
特許請求の範囲で示した本発明の原理から逸脱すること
なく修正及び変形を行うことが可能であることが理解さ
れよう。

【００５３】

【発明の効果】本発明は上述のように構成したので、最
小限の遅延で演算することができ、しかも簡単で、信頼
性が高く、実施が容易で低コストの、多目的ＬＯＤを提
供することが可能となる。

【図面の簡単な説明】

【図１】浮動小数点表現に関する従来のデータ形式を示
す説明図である。

【図２】従来の８ビットＬＺＤ回路を示す回路図であ
る。

【図３】従来の３２ビットＬＺＤ回路を示す回路図であ
る。

【図４】従来の６４ビットＬＺＤ回路を示す回路図であ
る。

【図５】本発明の第１実施例としてのバイアスを有さな
い１０ビットＬＯＤ回路を示す回路図である。

【図６】本発明の第２実施例としての−３のバイアス値
を有する１０ビットＬＯＤ回路を示す回路図である。

【図７】本発明の第３実施例としての＋６のバイアス値
を有する１０ビットＬＯＤ回路を示す回路図である。

【符号の説明】

20,22,24 エンコーダ 26,28,30 マルチプレクサ IN[9]〜IN[0] 10ビット２進ワード

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−283624（ＪＰ，Ａ) 特開昭64−19430（ＪＰ，Ａ) 特開平２−186443（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/00

Claims

(57)【特許請求の範囲】

【請求項１】a)ｎビット２進ワードを受容すると共に複
数のＷビットグループ中のｎビット２進ワードの全ビッ
トについて同時に演算を行うための入力を備えたエンコ
ーダ手段であって、前記Ｗが前記ｎより小さく、前記Ｗ
ビットグループの各々におけるビットの何れか１つが選
択された特性を有するか否かの指示を出力に提供するよ
う演算を行うことが可能であり、その指示が肯定であっ
た場合にその対応するＷビットグループ中の前記選択さ
れた特性を有するビットの位置の指示を提供する、エン
コーダ手段と、 b)該エンコーダ手段からの出力を受容する入力を備え、
その受容と同時に演算を行って、ｎビット２進ワードに
おいて前記選択された特性を有するビットが最初に発生
した位置を指示する出力を提供する、マルチプレクサ手
段とを備え、前記エンコーダ手段が複数のエンコーダを含み、該エン
コーダの各々が前記Ｗビットグループのうちの異なる１
つからビットを受容し、前記マルチプレクサ手段が複数の階層を有するツリーを
規定するように構成された複数のマルチプレクサを含
み、前記ツリーの最初の階層が前記エンコーダ手段から
の出力を受容し、後続の階層の各々が前記ツリーの先行
する階層からの出力を受容するように構成される、回
路。
【請求項２】前記選択された特性が、 a) 各Ｗビットグループ中の最初の「１」、 b) 各Ｗビットグループ中の最初の「０」、 c) 各Ｗビットグループ中の最後の「１」、及び、 d) 各Ｗビットグループ中の最後の「０」のうちの１つ
からなる、請求項１に記載の回路。
【請求項３】前記エンコーダ手段からの出力が前記Ｗビ
ットグループのうちの各々１つに対応するｂビットグル
ープを含み、前記ｂビットグループの各々の最上位ビッ
トは対応するＷビットグループ中のいずれか１ビットが
前記選択された特性を有しているか否かを示し、該ｂビ
ット中の残りのビットは前記選択された特性を有するビ
ットの位置を示す、請求項１に記載の回路。
【請求項４】前記エンコーダがＮ個存在し、前記マルチ
プレクサがＮ個以下であり、前記ツリーの最後の階層が
１つのマルチプレクサしか有しない、請求項１に記載の
回路。
【請求項５】「Ｉｎｔ」が整数部分を意味し、「ｎ」を
ｎビット２進ワードのビット数とし、「Ｗ」をＷビット
グループの各々におけるビット数としたときに、前記エ
ンコーダの個数ＮがＩｎｔ（ｎ／Ｗ）＋１の関係式で決
まる、請求項４に記載の回路。
【請求項６】前記Ｎの値以上で前記Ｎの値に最も近い２
の冪乗数をＸとしたときに、前記ツリーにおける前記マ
ルチプレクサの階層数がＬｏｇ ₂ （Ｘ）である、請求項
４に記載の回路。
【請求項７】前記マルチプレクサ手段の前記出力が、ｎ
ビット２進ワードを第１の形式から第２の形式へ変換す
るために該ｎビット２進ワードをシフトすべき回数を指
示するものである、請求項１に記載の回路。
【請求項８】前記第１の形式が整数形式であり、前記第
２の形式が浮動小数点形式である、請求項７に記載の回
路。
【請求項９】前記マルチプレクサ手段の出力がバイアス
値を含む、請求項７に記載の回路。
【請求項１０】a) ｎビット２進ワードを受容すると共に
複数のＷビットグループ中のｎビット２進ワードの全ビ
ットについて同時に演算を行うための入力を備えたエン
コーダ手段であって、前記Ｗが前記ｎより小さく、前記
Ｗビットグループの各々におけるビットの何れか１つが
選択された特性を有するか否かの指示を出力に提供する
よう演算を行うことが可能であり、その指示が肯定であ
った場合にその対応するＷビットグループ中の前記選択
された特性を有するビットの位置の指示を提供する、エ
ンコーダ手段と、 b) 該エンコーダ手段からの出力を受容する入力を備え、
その受容と同時に演算を行って、ｎビット２進ワードに
おいて前記選択された特性を有するビットが最初に発生
した位置を指示する出力を提供する、マルチプレクサ手
段とを備え、前記マルチプレクサ手段の出力がｎビット２進ワードを
第１の形式から第２の形式へ変換するために該ｎビット
２進ワードをシフトすべき回数を指示するものであって
バイアス値を含むものである、回路。