JPH06236252A - 浮動小数点数の仮数部の先行ゼロの数を検出する先行ゼロ２段及び多段検出ユニット、浮動小数点左シフト仮数正規化ユニット及び先行ゼロの数を検出する方法 - Google Patents

浮動小数点数の仮数部の先行ゼロの数を検出する先行ゼロ２段及び多段検出ユニット、浮動小数点左シフト仮数正規化ユニット及び先行ゼロの数を検出する方法

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JPH06236252A
JPH06236252A JP5015869A JP1586993A JPH06236252A JP H06236252 A JPH06236252 A JP H06236252A JP 5015869 A JP5015869 A JP 5015869A JP 1586993 A JP1586993 A JP 1586993A JP H06236252 A JPH06236252 A JP H06236252A
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zero
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Jack T Poon
ジャック・ティ・プーン
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Original Assignee
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    • G06—COMPUTING; CALCULATING OR COUNTING
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Abstract

(57)【要約】 【目的】 浮動小数点仮数の左シフト正規化で使用する
多段階先行ゼロ検出器を提供する。 【構成】 先行１の検出は、仮数を非重複セグメントに
セグメント化することにより行うことができる。非ゼロ
値ビットを含む最上位セグメントを検出して仮数内のセ
グメント位置に対応する出力ラインを起動する。第２レ
ベルの検出で指定最上位セグメントを選択し、そのセグ
メント内の最上位非ゼロビットの位置を検出して各々が
セグメント内のビット位置に対応した第２の組のライン
内のラインを起動する。この先行ゼロ検出器は多段左シ
フトユニットと組み合わせて完全な左シフト正規化ユニ
ットを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は浮動小数点演算過程に関
し、特にゼロに先行する仮数の検出と左シフト正規化装
置を制御するゲート信号の生成に関する。
【０００２】
【従来の技術】先行ゼロ検出の重要な応用は、特にオペ
ランドがその正規化された仮数が１ビット以上異ならな
い指数を有する２つの浮動小数点数の減算から生じる仮
数の正規化である。オペランドの大きさが近ければ近い
ほど、正規化されたオペランド仮数の差の結果として得
られる数字の先行ゼロの数は明かに多くなる。浮動小数
点の結果は仮数を左シフトして正規化される。例えば減
算の正規化されない結果が0.0001xxx...xならば、用い
る浮動小数点規約により正規化した結果は0.1xxx...x00
0ないし1.xxx...x0000 となる。前者の場合、仮数は３
ビット位置だけ左シフトされて後ろにゼロが３つ付加さ
れ、その指数は３だけ減分される。後者の場合、先行１
（ないし隠れた「１」）の右のバイナリ点で、正規化演
算は４ビット位置のシフトを必要とし、４だけ連関指数
が減分される。用いる方式に関係なく先行１（ないし先
行ゼロの数）を検出する手段が、減算後の正規化ユニッ
トの制御に必要となる。
【０００３】図１は従来の左シフト正規化ユニットの一
般的状態のブロック図である。正規化ユニットは左シフ
ト正規化ユニット60を制御する先行ゼロ符号器（ＬＺ
Ｅ）ユニット20を含んでいる。入力データは、オペラン
ドの絶対差に対応する非正規化仮数をその出力で生成す
る減算器10から供給される（符号情報は別の符号ビット
として運ばれる）。このｎビットの結果は先行ゼロ符号
器ユニット20と左シフト正規化ユニット60の両方に加え
られる。
【０００４】左シフトユニット60は一般に入力ビットス
トリングを循環するバレル・シフタ手段30、40とゼロを
付加するゼロマスク手段50からなる。図２は16ビット入
力左シフト正規化ユニット60の真理表で、その中で
「Ｚ」はゼロマスク・ユニット50によるゼロ情報を示
す。４ビットシフトコードと１ビットゼロ信号は先行ゼ
ロ符号器ユニット20が生成する。バイナリコード化シフ
トコードはバレル・シフタ手段30、40に加えられ、ゼロ
（差がゼロならばアクティブ）はゼロマスク・ユニット
50に加えられて、全てのビット位置でゼロ（Ｚ）を強制
する。
【０００５】正規化ユニット60で２つのバレルシフタ・
ユニット（30、40）を使用する理由は、合計シフトが１
段でなされる場合、回路が複雑になるからである。これ
は16ビットの入力ストリングで作動する３ビット左シフ
タのブロック図の図３を参照することで理解することが
できる。２ビットバイナリコード化シフト入力信号は、
４状態入力信号を復号して４つの出力ライン47の１つを
アクティブにするゲート復号器35に加えられる。４つの
出力ラインの各々は16のシフトセル・ユニット45の４つ
の対応する２入力ＡＮＤゲート37の１つの入力への入力
となる。ＡＮＤゲート37の各々の他の入力は、図示する
ように入力結果データビットストリング［Ａ15−Ａ0 ］
から与えられる。例えばゼロシフトに対応するライン０
は、ライン０がアクティブな場合は出力15-0が［Ａ15−
Ａ0 ］に対応するようにＡＮＤゲート37のそれぞれの低
いものに接続される。同様に１ビットシフトに対応する
ライン１は［Ａ14−Ａ-1］が入力として接続されたゲー
トのセットに加えられ、入力ストリング［Ａ14−Ａー1］
が出力15-0に表れるようにする。ライン２ないし３をア
クティブにすると入力ストリング［Ａ13−Ａ-2］ないし
［Ａ12−Ａ-3］が出力15-0に表れる。復号器35は４つの
出力ラインの１つを選択するので、４入力ＯＲゲート39
は選択ビットを出力端子に供給するのに必要なマルチプ
レクサを構成している。
【０００６】入力ビット［Ａ-1−Ａ-3］がそれぞれ［Ａ
15−Ａ13］に接続されている場合は、シフト演算で入力
ストリング［Ａ15−Ａ0］の循環した回転ないしバレル
シフトをもたらし、［Ａ-1−Ａ-3］ がアクティブでな
いならば、ゼロがシフトされたストリングに付加され
る。浮動小数点プロセッサは64ビット（ないしそれ以
上）を有する仮数に対応するので、図３の構造を64ビッ
トシフトに延長するにはそれぞれ64ＡＮＤゲート（ない
し合計4096ＡＮＤゲート）を有する64のシフトセル・ユ
ニット45を必要とし、それと共に相互接続及び制御にお
ける複雑性が付随する。その結果、シフト過程は図１に
示すように通常２段で行われる。第１段シフタ30は一般
に０−７ビットのシフトに対応でき、第２段シフタ40は
８シフトセルを有し、０、８、16、24、...56 のシフト
を提供する。上述のものに類似のセル構造を使用する
が、それぞれのＡＮＤゲートは８束の８入力データビッ
トに対応する。それらの手法の説明に関しては、「ディ
ジタル・システム設計者のための算術入門」ワーサＳ、
フリンＭＪホルト、ラインチャット・ウィンストン、19
82年pp.106-123を参照の事。
【０００７】再び図１を見ると、シフトユニット30、40
は先行ゼロ符号器ユニット20からバイナリコード化シフ
ト命令を受け取るように設計されていることに注目すべ
きである。図示されているように、ｋビットシフト命令
はｌビットフィールドとｍビットフィールドに分割さ
れ、ｌは低次ビットグループに対応し、ｍは高次ビット
に対応する。ユニット30、40の復号器31、41はそれぞれ
この情報を復号して２lからの１ないし２m からの１つ
のゲート制御ラインを起動する。ｋビットの同様の復号
がゼロマスク・ユニット50でなされる。
【０００８】図４は32ビット入力先行ゼロ符号器20ユニ
ットの真理表である。入力データビットは最上部に沿っ
て［31−０］の数が付けられている。先行ゼロの出力バ
イナリシフトカウントは右側に沿って列挙されている。
また追加入力制御ビットＥiは左端に示されている。Ｅi
はＥ0 と共に用いて標準モジュレータ先行ゼロ符号器
ネットワークをカスケードして長いビットストリングに
対応するイネーブル制御ビットである。
【０００９】表の各々の水平ラインは先行１の位置及び
結果的な先行ゼロカウントを示す。先行１に続く記号Ｘ
は値は任意に０ないし１とすることができることを示
す。また全ての入力ビットパターンがゼロならば、Ｅ0
はアクティブとされるが、シフトカウントはゼロ（ｚ＝
０）とされ、ゼロ値入力を示すことに留意する。Ｅi ＝
０ならば出力は抑制される。
【００１０】図５は32ビット入力先行ゼロ符号器ユニッ
ト20のプログラマブル・ロジックアレィを実施した場合
を示す図である。データ入力ビット［Ａ31−Ａ0］とそ
の補数［／Ａ31−／Ａ0］はゲートを供給する水平ライ
ン上にｘマークで示すように多入力ＡＮＤゲート71に加
えられる。補数はバッファ75を反転することにより生成
できる。Ｅi はモジュラー先行ゼロ符号器ユニットをカ
スケードするのに使用するイネーブル入力である。ＡＮ
Ｄゲート出力Ｐ0 −Ｐ21は以下のブール式に従って個々
にかつ排他的に起動される（32から１つ）。
【００１１】 Ｐ31＝Ｅi * Ａ31 Ｐ30＝Ｅi * ／Ａ31 * Ａ30 Ｐ29＝Ｅi * ／Ａ31 * ／Ａ30 * Ａ29 : : Ｐ1 ＝Ｅi * ／Ａ31 * ／Ａ30 * ／Ａ29 ... ／Ａ2 * Ａ1 Ｐ2 ＝Ｅi * ／Ａ31 * ／Ａ30 * ／Ａ29 ... ／Ａ2 * ／Ａ1 * Ａ0 これらの式により図５で実施されるように、特定のＡＮ
Ｄゲート71出力、Ｐkはネットワークがイネーブルな場
合（Ｅi ＝１）で、ｎ＞ｋの全てのＡｎがインアクティ
ブで、Ａｋがアクティブの場合にのみアクティブとな
る。
【００１２】ＯＲゲート73はＯＲゲート入力ライン上に
Ｘ印で示すように、選択したＡＮＤゲート71の組合せを
論理的に結合する。出力ビットの［Ｃ4 −Ｃ0 ］はＯＲ
ゲート79の出力により制御される３状態バッファ77によ
り供給される。ネットワークがイネーブルになり（Ｅi
＝１）、全ての入力ビット［Ａ31−Ａ0 ］が低であれ
ば、ＡＮＤゲート出力Ｚ1 がアクティブとなり、全ての
入力ビットはゼロであることを示す。またＥi ＝０なら
ば、ＡＮＤゲート出力Ｚ２がアクティブとなる。それら
の２つの状態のどちらも出力バッファ77をフロートす
る。この後者の機能は図６に示すように２つの（ないし
それ以上の）先行ゼロ符号器ユニットをカスケードする
のに有用である。
【００１３】２つの先行ゼロ符号器ユニット70を接続し
て64ビット入力データストリングに対応させることがで
きる。第１の先行ゼロ符号器はビット［Ａ63−Ａ32］を
受け取り、第２の先行ゼロ符号器はビット［Ａ31−Ａ0
］を受け取る。第１の先行ゼロ符号器からのイネーブ
ル出力Ｅo は全ての高次ビットがゼロの場合に第２の先
行ゼロ符号器をイネーブルにし、出力ビットＣ５をアサ
ートして32より高次のビットでアクティブなものはない
ことを示す。第２の先行ゼロ符号器の符号化出力ビット
［Ｃ4 −Ｃ0 ］は、それぞれ対応する第１の先行ゼロ符
号器のディスエーブルされた出力とワイヤードＯＲされ
た５つの低次ビットをもたらす。第２の先行ゼロ符号器
のアクティブなＥo は全ての64ビットが低であることを
示す。先行ゼロ符号器ユニットの一部の先の実施では８
ビット優先順位符号器ＩＣを用いた。図７はモトローラ
74ＬＳ148 あるいはこれと論理的に等価なナショナル・
セミコンダクタＣＭＯＳ74ＨＣ148 のような８ビット優
先順位符号器の論理図である。このチップは８入力ライ
ン［／Ａ7 −／ＡO ］を有し、出力［／Ｃ2 −／Ｃ0 ］
を生成する。また入力イネーブル、／Ｅi 、出力イネー
ブルＥo 及び補数ゼロ指示子Ｇs が用意されている。図
８の対応する真理表は、それらの８ビット優先順位符号
器が上述の先行ゼロ符号器の補足された等価物であるこ
とを明らかに示している。それらのユニットのカスケー
ドは図９に示すように８ビットの複数に拡張して行うこ
とができる。
【００１４】
【発明が解決しようとする課題】本発明の１つの目的は
完全に復号されたゲートを提供することにより左シフト
正規化プロセスを簡潔にし、それにより先行ゼロ検出ユ
ニット及び左シフトユニットでそれぞれ符号、復号装置
をなくすることである。本発明の別の目的は最初に最上
位の非ゼロセグメントを検出して粗い左シフトを行い、
その次の最上位の非ゼロビットの検出を行って精細な左
シフトを行うことで多段左シフトプロセスを用いて高速
度処理を提供することである。それによりゼロ検出タイ
ミングは左シフト装置のタイミングとより密接に合致す
る。
【００１５】
【課題を解決するための手段】浮動小数点数の仮数内の
先行ゼロの数を検出する装置と方法を説明する。先行ゼ
ロ検出はいくつかのステップからなる。すなわち仮数の
バイト（あるいはより一般的に２Ｎのグループ（Ｎ＝
１、２、３））へのセグメント化し、各々のセグメント
内のビットのＯＲ化を行って非ゼロ値ビットを含む最上
位セグメントを検出し、最上位非ゼロセグメントに対応
するラインをアクティブとし、最上位非ゼロセグメント
を処理して最上位非ゼロビットの位置を判定し、そして
選択したセグメント内の最上位ビット位置に対応した出
力ラインをアクティブにすることである。このプロセス
により多段左シフトユニットを制御する完全に復号され
た２組のゲート信号（セグメント及びビットレベル）が
もたらされる。この多段先行ゼロ検出器を多段左シフト
ユニットと組み合わせて左シフト正規化ユニットを形成
する。
【００１６】
【実施例】本発明の以下の説明は２段先行ゼロ復号器の
実施例を中心に行うが、本発明は２段に限定されること
はなく、３ないしそれ以上の段の装置に適用できること
が明かとなろう。また本実施例ではバイト（８ビット）
セグメントを使用するが、これは明かにバイトサイズ・
セグメントに限定されない。図10の２段先行ゼロ復号器
（ＬＺＤ） 200の実施例は、第１段バイトレベル復号器
201と第２段ビットレベル復号器 202からなる。これは
入力データライン 101に供給される69ビットの拡張内部
精度仮数を有する浮動小数点プロセッサに対応するよう
に設計されている。入力データは８つの８ビット入力Ｏ
Ｒゲート 103のグループと１つの５ビット入力ＯＲゲー
ト 102に供給する。左端のＯＲゲート103は８つの最上
位ビット（ｍｓｂｓ）からなる最上位バイトに対応し、
左から２番目は８ビットの次の最上位バイトに対応する
というように、ＯＲゲート 102に加えられる５ビットの
最下位バイト（ｌｓｂｓ）まで対応する。各々のＯＲゲ
ートの出力はその入力バイトが少なくとも１つのアサー
トビットを含む場合はアサートされる。
【００１７】ＯＲゲート103からの８つの出力ビットの
セットをＮＯＲゲート107に加える。ゲート 107の出力
の「ＦＡＬＳＥＺＥＲＯ」はその入力ビットの８つの全
てがゼロ（アサートでない）の場合にのみアサートさ
れ、正規化左シフトユニットの出力段の制御に使用す
る。ＯＲゲート 103と 102からの９つの出力ビットのセ
ットは９ビット完全復号優先順位器ユニット 105の入力
に供給される。優先順位器ユニット 105の出力は４ビッ
トバイナリコード化出力を提供するかわりに９出力ライ
ンの１つをアクティブにする。アクティブにされた出力
ラインはＯＲゲート 103と 102の出力により示される少
なくとも１ビットを有する最高レベルバイトに対応す
る。その出力は完全に復号された出力であってセレクタ
109に直接加えられ、３段左シフト正規化ユニットの第
１段へＢＹＴＳＥＬとして得ることができる。
【００１８】完全復号９ビット優先順位器ユニットの作
動は、ユニット 105の実施に適したｍビット優先順位器
ユニットの論理構造を示す図11を参照すると理解でき
る。優先順位器はｍ入力ビット［Ｄm-1−Ｄ0 ］ を受け
入れて反転バッファ 131により補数集合［／Ｄm-1−／
Ｄ0 ］ を形成する。出力はＡＮＤゲート 133により形
成される。（Ｐm-1 のラベルのＡＮＤゲート 133は１つ
の入力をそれ自身で単にＡＮＤ化し、それにより単純バ
ッファとしての役割をすることに留意する）。図５のＰ
ＬＡ実施の場合のように、「ｘ」はその特定水平ライン
と関連したＡＮＤゲートの入力への接続を示す。このよ
うにしてｍ出力ラインの１つだけが入力ビット集合［Ｄ
m-1−Ｄ0 ］ 内の最上位ビット位置に対応して起動さ
れ、以下の論理式を満たす。
【００１９】
【００２０】従ってＰm-kは、Ｄm-kがアクティブで、ｎ
＞０に付いては高次の入力ビットＤm+k+n でアクティブ
なものがない場合にのみアクティブである。実施例では
ｍ＝９である。
【００２１】例えば図12は５ビット入力完全復号優先順
位器ユニットの真理表である。５つの入力ビット状態を
左側に示し、５つの出力ラインの状態を右側に示す。左
側の先行アクティブ入力ビットの位置は低次入力ビット
の状態とは関係なく右側の起動ラインに対応する。また
全ての入力ビットがアクティブでないならば、全ての出
力ラインもアクティブでないことに留意する。
【００２２】図10を再び見ると、完全復号９ビット優先
順位器 105の出力ラインのＢＹＴＳＥＬが制御ラインと
してマルチプレクサ（ＭＵＸ）ユニット 109に加えられ
ている。マルチプレクサ・ユニット 109の目的は、５ビ
ットしか持たない最下位バイト［Ａ4 − Ａ0］以外各々
が８つの連続ビットからなる９つの入力データバイトか
ら１つを選択することである。
【００２３】図13はマルチプレクサ・ユニット 109の論
理図である。９つの入力ライン［Ｐ８−Ｐ０］はそれぞ
れ、各々が１組の８ＡＮＤゲートからなるバイトセレク
タ 153を制御する。入力ライン［Ｐ８−Ｐ１］がアクテ
ィブにされるときは、バイトセレクタ 153はいつでもデ
ータライン［Ａ68−Ａ61］、［Ａ60−Ａ53］、［Ａ52−
Ａ45］、［Ａ44−Ａ37］、［Ａ36−Ａ29］、［Ａ28−Ａ
21］、［Ａ20−Ａ13］、［Ａ12−Ａ5 ］のグループを選
択する。５ビットバイト［Ａ4−Ａ0］はアクティブにさ
れたＰ0 で制御されるＡＮＤゲートセット 151により選
択される。（バイトサイズの互換性から、８ビットバイ
ト・ストリングを完了するため３つの低次ゼロを［Ａ4
−Ａ0 ］に付加することが必要となる。）バイトセレク
タ（ 151ないし153）出力の各々は８出力チャネルＯＲ
ゲートユニット155によりＯＲ化される。その出力は先
行１を含む８ビットバイトを示す。従ってＭＵＸ 109の
出力は図10の第２レベル８ビット入力復号優先順位器ユ
ニット 111により処理して先行１を含む先に選択したバ
イト内のビット位置を示す必要がある。
【００２４】復号器優先順位器カウント 111は図11に示
すように論理的に構築される。８ビットバイトは端子
［Ｄ7 −Ｄ0 ］に加える。８入力ライン［Ｐ0 −Ｐ7 ］
の１つを選択して先行１の位置を示す。出力信号のＢＩ
ＴＳＥＬを左シフト正規化ユニットの第２段に与える。
【００２５】図14は先行ゼロ復号器ユニット 200と正規
化ユニット 300からなる左シフト正規化ユニットのブロ
ック図である。ユニット 300の第１段 301は図10の第１
段先行ゼロ復号器ユニット 201により与えられるバイト
制御信号ＢＹＴＳＥＬ［８−０］の９つの最上位ライン
により０ないし８、16、24、32、40、48、56、64ビット
だけデータをシフトする。第２段左シフタ 302は図10の
優先順位器 111により供給される８ラインの状態ＢＩＴ
ＳＥＬ［７−０］により仮数を０ないし１、２、３、
４、５、６、７だけシフトする。ＢＹＴＳＥＬ、ＢＩＴ
ＳＥＬは完全に復号された相互に排他的な制御ラインで
あるのでユニット301、302による左シフト制御信号の復
号は必要でない。
【００２６】ユニット 300の出力は最終的に図10に示す
ように第１段先行ゼロ復号器 201により生成されたＦＡ
ＬＳＥＺＥＲＯにより制御されるｎチャネル出力ＡＮＤ
ゲート 173により制御される。全てのデータビット［Ａ
68−Ａ0 ］ がゼロならば、ＮＯＲゲート 107の出力が
アサートされ、図14の正規化ユニット 300のバッファ17
4からの反転偽ゼロ信号のアサート取り消しがなされ
る。これによりＡＮＤゲート 173はゼロ値出力をもたら
す。実施例は図10の２つの完全復号優先順位器 105、 1
11を用いて説明したが、先述のような標準大規模集積チ
ップを優先順位器ユニットとして使用することが望まし
いことがある。そうであれば、第１と第２段先行ゼロ復
号器20からの出力ＢＹＴＳＥＬ、ＢＩＴＳＥＬはバイナ
リコード化され、図１に示すように正規化ユニット内に
復号手段と図10のマルチプレクサ 109用の復号手段を必
要とする。また実施例では図14に示すように２つの先行
ゼロ復号器段（201、202）を使用したが、先行ゼロを検
出するのに３ないしそれ以上の先行ゼロ復号器段を使用
することができることは明かである。 128ビット仮数を
それぞれ32ビットの４つの束に分離し、４つの32入力Ｏ
Ｒゲート 113に加えると想定する。優先順位器 115はど
の32ビット束が最上位ビットを有し、セレクタ 117を制
御する出力ラインを起動する。32ビットの選択セグメン
トは８つの４入力ＯＲゲート 123とセレクタ121に加え
る。優先順位器 119の出力によりセレクタ 121は最上位
ビットを有する５ビットセグメントを選択する。当業者
には以上及び他の変形が明らかであろう。
【図面の簡単な説明】
【図１】浮動小数点減算器ユニット、左シフト正規化点
減算器ユニット及び左シフト正規化ユニットのブロック
図である。
【図２】16ビット左シフト正規化ユニットの真理表であ
る。
【図３】３ビット左シフタのブロック図である。
【図４】32ビット先行ゼロ符号器の真理表である。
【図５】32ビット先行ゼロ符号器のプログラマブル・ロ
ジックアレィの実施を示すブロック図である。
【図６】カスケードして64ビットユニットを形成する２
つの32ビット先行ゼロ符号器のブロック図である。
【図７】８ビット優先順位符号器の論理図である。
【図８】８ビット優先順位符号器の真理表である。
【図９】２つの８ビット優先順位符号器をカスケードす
る方法を示す図である。
【図10】多段先行ゼロ符号器の実施例のブロック図であ
る。
【図11】先行ゼロゲート信号生成器のプログラマブル・
ロジックアレィ実施を示す図である。
【図12】５ビット入力先行ゼロゲート信号生成器の真理
表である。
【図13】９対１マルチプレクサユニットの論理図であ
る。
【図14】３段左シフト正規化ユニットのブロック図であ
る。
【図15】多段先行ゼロ符号器の他の実施例のブロック図
【符号の説明】
20:先行ゼロ符号器 31:復号器 33:バレルシフタ 41:復号器 43:バレルシフタ 51:復号器 53:ゼロマスク

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 (a) 非正規化バイナリコード化仮数を受
    け、前記仮数を大きさの順に配列した連続的な多ビット
    非重複セグメントにセグメント化し、配列したビットの
    セットで示された前記バイト内で前記バイトの各々につ
    いて１つの非ゼロ値の存在を検出する第１段復号手段
    と、(b) 前記順序を示すビットに接続され、アサートさ
    れたビットを含む最上位バイトの位置を判定して前記最
    上位バイトを示す出力信号を出す第１段セグメント優先
    順位検出手段と、(c) 前記第１段優先順位検出器出力信
    号により制御され、前記非正規化仮数を示す入力ビット
    のストリングから最上位セグメントを選択する選択手段
    と、(d) 前記選択手段と接続され、前記選択された最上
    位セグメントから最上位のアサートされたビットの位置
    を判定し、前記ビット位置を示す出力信号を出す第２段
    ビット優先順位検出手段とからなる浮動小数点数の仮数
    部の先行ゼロの数を検出する先行ゼロ２段検出ユニッ
    ト。
  2. 【請求項２】 (a) (i) 各々が入力ビットストリングの
    別個の連続ビットセグメントに接続され、優先順位器に
    接続されて最上位サブフィールドを検出し、出力制御信
    号を生成する複数の多入力ＯＲゲートと、(ii)前記優先
    順位器出力制御信号により制御され前記ビットの最上位
    セグメントを選択する選択手段からなりタンデムに接続
    されて最上位先行非ゼロビットを含む出力ビットフィー
    ルドを生成する２つないしそれ以上の復号器−セレクタ
    段と、 (b) 前記出力ビットフィールドを優先順位化し、前記位
    置を示す出力信号を生成することで前記先行非ゼロビッ
    トの位置を検出する端末優先順位器ユニットとからなる
    先行ゼロ多段検出器ユニット。
  3. 【請求項３】 (a) 仮数内の先行ゼロの数を示す多段左
    シフト制御信号を生成する先行ゼロ２段検出器ユニット
    と、(b) 前記左シフト制御信号にしたがって前記仮数を
    左シフトする左シフタとからなる浮動小数点左シフト仮
    数正規化ユニット。
  4. 【請求項４】 (a) 仮数を示すバイナリ数を受け、(b)
    前記仮数を多さの順に配列した連続非重複セグメントに
    セグメント化し、(c) 前記セグメント内の非ゼロ値ビッ
    トの存在を検出し、(d) 非ゼロ値指示ビットを各々のセ
    グメントに割り当て、前記セグメント内に非ゼロ値ビッ
    トが検出された場合は前記ビットをアサートし、(e) ア
    サートされた最上位非ゼロ値指示ビットを判定し、(f)
    前記最上位指示ビットに対応する２状態出力ラインを表
    明し、(g) 前記最上位指示ビットに対応した最上位セグ
    メントを選択し、(h) 前記最上位セグメントの最上位非
    ゼロビットを判定し、(i) 前記最上位セグメントの前記
    最上位非ゼロビットに対応した２状態出力ラインをアサ
    ートする各ステップからなる浮動小数点数内の仮数内の
    先行ゼロの数を検出する方法。
JP5015869A 1992-01-06 1993-01-06 浮動小数点数の仮数部の先行ゼロの数を検出する先行ゼロ２段及び多段検出ユニット、浮動小数点左シフト仮数正規化ユニット及び先行ゼロの数を検出する方法 Pending JPH06236252A (ja)

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