JPS62256035A - 可変のデ−タバス幅をもつプログラム装置におけるプログラム制御のシフト機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプログラム可能なシフト機構に関し、特に、異
なるデータバス幅のフォーマットをもつデータセグメン
トを受けられるようにプログラム的にセット可能なシフ
ト機構に関する。

ｉ旦五生旦旦」 近年におけるマイクロプロセッサ、即ち、ワンチップ集
積回路上に集積されたデータプロセッサの繁栄が、かか
るマイクロプロセッサの、インテリジェントターミナル
、パーソナルコンピュータ等の分野への増大し続ける適
用をこなすことを可能にしてきた。更に、集積回路分野
における飛躍的な進歩が、そのようなマイクロプロセッ
サをして、チップ当り益々莫大な数のゲートを実装可能
にし、その結果、マイクロプロセッサの能力、スルーブ
ツトの強化をも可能にしてきた。もともと、最初のマイ
クロプロセッサは、８ビツトのデータバス幅をもってい
た０次の世代のマイクロプロセッサは、１６ビツト幅の
データバス幅を持ち、今や、３２ビツトのデータバス幅
のマイクロプロセッサが市場に出回ろうとしている。

かかるマイクロプロセッサに特有な、しかもワンチップ
の集積回路上にそれらの設計を容易にした特徴は、マイ
クロプログラム化若しくはマイクロプログラム制御であ
る。“マイクロプログラム”なる用語は、最初はモーリ
スウィルキスの論文ｒ自動計算装置の最適設計方法１　
（マンチェスタ大学コンピュータ会議開会報告、英国、
マンチェスター市、１９５１年７月、１６〜１８頁）で
用いられた。このマイクロプログラムコンセットはチッ
プ当り２．３個のゲートしかもたない初期の集積回路の
出現まで、実際には実用化されなかった。それらの初期
の集積回路は、現在、小規模集積回路（ＳＳＩ）と称さ
れている。膨大な数のゲートを有する第２世代のチップ
は中規模集積回路（ＭＳりとして知られており、今日、
数千のゲートをもつような集積回路が市販されて、超大
規模集積回路（ＶＬＳＩ）と称されている。このチップ
当りのゲート数の膨大な増加があって始めて、かかる強
力なマイクロプロセサを制御するのに必要な全てのマイ
クロ命令シーケンスを統御するために用いられるマイク
ロプログラム記憶の容量を増やすことが可能となったの
である。

格納されるべきマイクロ命令の数を減らすのに役立って
きた特別のコンセットは、２レベルの制御記憶コンセッ
トであった。このコンセットでは、下位レベル記憶が、
冗長なマイクロ命令のシーケンスよりもむしろ各々独自
なマイクロ命令のみを含むようにしている。ワード若し
くは命令幅の点でより小さなメモリが、コード化された
一連のマイクロ命令を含むよう提案され、そのメモリが
対応する下位レベルのマイクロ命令をアドレスする働き
をする。そのようなシステムは米国特許第３，９８３，
５３９号（ファーベルその他）に述べられている。かか
るシステムでは、下位レベルの制御記憶は読み出し専用
メモリ（ＲＯＭ）（これは″随時アクセスメモリＲＡＭ
よりも廉価である）とする事ができ、一方、上位レベル
メモリはＲＡＭとなる。この上位レベルメモリにおける
より短い垂直マイクロ命令と、下位レベルメモリにおけ
るより長い水平マイクロ命令とを区別するために、上位
レベルメモリはマイクロメモリと呼ばれ、ファーベル特
許の発明者は下位レベルメモリをナノメモリと呼んだ。

又、１つ又はそれ以上のコード化さ４ていない制御ビッ
トフィールドからなる水平マイクロ命令はナノ命令と呼
ばれた。

このような２階層制御記憶を採用したマイクロプロセッ
サファミリーが米国特許第４，３４２，０７８号゛（ト
レドニックその他）に開示されている。

明が解決しようとする問題点 このようなマイクロプロセッサは、そのデータバスの幅
を８ビツトから１６ビツト、そして今や３２ビツトへと
増やして、その能力若しくはスルーブツトを増大してき
たので、より小型のマイクロプロセッサ用にフォーマッ
ト化されたデータを、より大きなデータバス幅をもつマ
イクロプロセッサが容易に扱う事はできない。何故なら
、加算器内で算術回路がキャリーその他の信号を生成す
るような時において、モして又シフト機構がデータを右
又は左にシフトしたり、異なるデータフォーマットに巡
回シフト、若しくはシフトオフしたりするときに、問題
が発生するからである。

そこで、本発明の目的は、プログラムコントロール下で
異なるデータフォーマットを扱う事のできる改良された
シフト機構を提供することである。

本発明の他の目的は、異なるデータバス幅を有するプロ
セッサをシミュレーションするための改良されたシフト
機構を提供する事である。

本発明の更に他の目的は、異なるデータセグメントが異
なる幅を持つ場合に、そのデータセグメントをシフトオ
フし、巡回シフトするための改良されたシフト機構を提
供する事である。

１１立旦１ 上述の目的を達成するための本発明は、色々なデータバ
ス幅をもつ入力データフォーマットを扱うための複数レ
ベルのマルチプレクサを含むシフト機構に存する。これ
らのマルチプレクサの特有のワイアリングは、シフト器
によりｌＡ理される最大サイズのデータセグメントをシ
フトできるように設計されている。

より短いデータセグメントをシフトする事は、第１と第
３のレベルのマルチプレクサを特殊に制御する事によっ
て、シフト器のデータバス内でいかなる付加回路も必要
とせずに実現される。第ルベルのマルチプレクサ（この
マルチプレクサの主な目的は、右シフト、左シフト、巡
回シフトの間で選択を行なう事である）は、最大長より
も小さいデータセグメント内で不必要な上位ビットをマ
スクアウトするのに更に使われる。第２のレベルのマル
チプレクサの動作（このマルチプレクサは、シフト命令
の値の最下位ビット（ＬＳＢ）による指定に従って、シ
フト器が扱う最短のデータセグメント長よりも更に少な
い量だけ、データのシフトを実行するのに使われる）は
、シフトされている特定のデータセグメントの長さによ
っては影響は受けない、第３のレベルのマルチプレクサ
（このマルチプレクサは通常、第２レベルのマルチプレ
クサの出力を、シフ、ト量の値の最上位ビットに基づい
て、選択するのに使われる）は、最゛大長よりも少ない
データセグメントのシフトが実行されている時に、２つ
又はそれ以上のそのような出力を論理的ＯＲする事に使
われる。このＯＲをとる事の目的は、シフト器の出力を
ビット位置からコピーすることにあり、固有の最大デー
タ長のシフトにより、その出力を、実行中の短い長さの
シフトに適合した下位ビット位置に置く事である。

それで、本発明の特徴は、異なる幅の色々のデータフォ
ーマットに対して、右シフト、左シフト、巡回シフトを
行うための、複数のレベルのマルチプレクサと制御機構
にある。

ｌ豆立二里煎旦ｊ 本発明は、ウッドワードその他による特許出願（特願昭
６０−２１６０５５号（特開昭６１−１１４３４１号）
に説明されたプロセッサ環境の中に適用されており、２
つのレベルの制御記憶を用いる。前述したように、高位
レベルの制御記憶は、一連の下位レベルの制御記憶をア
ドレスするマイクロ命令を含み、下位レベルの制御記憶
はユニークなセットのナノ命令を含む。更に、上位レベ
ルの制御記憶は、そのプロセッサが実行できる機能の数
を制限することがないように、そのプロセッサによって
実行されるナノ命令数若しくは制御ワード数が無制限と
なるように、プロセッサの制御レジスタにナノ命令を供
給できる。

本発明が存するウッドワード（その他）特許出願のプロ
セサが第１図に示され、そして高位アドレスバスとアド
レス／データバスとにより外部メインメモリ（不図示）
をアドレスすることのできる外部バスインターフェース
を有する。尚、後者のアドレス／データバスは双方向性
である。このプロセサは、上記メインメモリからデータ
及び機械語命令を受ける。外部バスインタフェースは機
械語命令のオペレータ部分をシーケンサＩＩＢに送る。

シーケンサＩＩＢはそれらのオペレータを使ってマイク
ロメモリ（ＭＰＭ）１６をアドレスする。このマイクロ
メモリは、実際には、第１図の残りの機能要素部分を含
む集積回路チップの一部ではない。このアクセスに応答
して、マイクロ命令が受けられ、その命令は、ナノメモ
リ１２へのアドレスとして使われる部分と共に、制御ユ
ニットｌｌａ及び他のユニットへ返される。上にも示し
たように、そのようなマイクロ命令の１つのタイプは、
制御レジスタ１３に直接に供給されるナノ命令であって
もよい。ナノ命令が、ナノメモリ１１から来ようと、マ
イクロメモリ１６から来ようと、制御レジスタ１３にお
けるナノ命令の色々なフィールドは、プロセサの算術論
理ユニット（ＡＬＵ）２４及び他の機能ユニットに送ら
れ、特定のオペレーションを実行する。

デコーダ１３ａは入力されるマイクロ命令がタイプ■で
あるかタイプＩＩＩであるかを検出する。もし前者であ
れば、そのナノメモリアドレスがナノメモリ１２へ送ら
れる。もしマイクロ命令がタイプＩＩ＋であれば、直接
制御レジスタ１３へ送られる。デコーダ１３ａは、マイ
クロメモリの形式を検出すると共に、ナノメモリ１２の
出力又は制御レジスタ１３へ転送のためマイクロメモリ
１６からの入力を受けるべきかを、マルチプレクサ１５
に知らせる。上記マイクロ命令のタイプ、その他に関す
る第１図プロセサの完全な説明には、参考として本特許
出願に組込まれている上記のウッドワード（その他）の
特許出願（特開昭第６１−１１４３４１号）を参照すれ
ばよい。

本発明のシフト機構は第１図の算術論理ユニツ）−（Ａ
ＬＵ）１４にある。これは第２図により詳細に示されて
いる。それらに示されているように、論理ユニット２０
は、Ｘマルチプレクサ（ＭＵＸ）２１とＹマルチプレク
サ２２夫々によって、バス２８、又はＡレジスタファイ
ル（ＡＩ。

Ａ２＋Ａ３　）　２３と、Ｂレジスタファイル２４等の
色々なソース゛から、選択してデータ入力を受けること
ができる。Ｙマルチプレクサ２２の出力は、マスキング
ユニット２５を介して論理ユニット２同様に、論理ユニ
ット２０の出力が、バレルシフト器（ＢＳＷ）２６に与
えられる。先にも説明したように、バレルシフト器２６
は、シフト量レジスタ（ＳＡＲ）の現在の内容によって
示されているシフト量値によって決められる数のビット
だけ、左又は右に巡回シフトする事ができる。ノ下しル
シフト器２６の出力は、メモリ情報レジスタ（ＭＩＲ）
２７、モしてバレルシフト器出力バス（ＢＳＷ出力バス
）２９へ送られ、外部バスインタフェース１０（第１図
）、制御ユニット１１ａ、シーケンサ１１ｂ（第１図）
へ送信される。

第２図に示しているように（ウッドワード出願に説明さ
れているように）、バレルシフト器２６は、ＳＡＲから
のシフト量の値と、現在実行されているナノ命令からの
バレルスイッチオペレーションコード（ＢＳＷ　　ＯＰ
）とを受ける。このバレルスイッチオペレーションコー
ドは、シフト器２６が左シフトするか、右シフトするの
か、エンドオフするのか、それとも巡回シフトするのか
を特定する。左シフトに対して特定されるシフト量は所
望のシフト量の２の補数でなくてはならない。更に、バ
レルシフト器（スイッチ）２６は、それが受けているデ
ータフォーマットが、８ビツトフオーマツトか、１６ビ
ツトフオーマツトか、３２ビツトフオーマツトか否かを
指定するモードコード（ＭＯＤＥ）を受ける。これら色
々なフォーマットを受け入れ可能とするために、第２図
会体に示した算術論理ユニット内のデータバスの幅は全
て３２ビツトとしている。

上述したように、本発明はバレルシフト器２６にあり、
このシフト器を第３図に著干より詳細に示す、そこに示
しであるように、本発明の主な要素は、バレルスイッチ
（ＢＳＷ）入力マルチプレクサ３０を有する。このマル
チプレクサは以下更に完全に説明されるであろうが、第
３図のシフト機構が１６ビツト若しくは８ビツトモード
で用いられる時に、不必要なビットを３２ビツト入力か
ら切捨てる役割をする。第３図、そして第２図に示すよ
うに、シフト機構は２つの３２ビツト入力、即ちＸマル
チプレクサ出力と加算器出力（従って、全部で６４ビツ
ト）とを受ける。しかしながら、Ｘマルチプレクサ出力
は倍精度の３２ビツトモードのシフトオペレーションで
のみ用いられるものであり、しかもこのシフトオペレー
ションは本発明と直接関連はないので、本明細書の残り
の説明は、バレルスイッチ入力マルチプレクサ３０が加
算器出力からの８ビツト、１６ビツト、又は３２ビツト
を受けることに関するもののみに限られる事になる。こ
の点に関して、第４Ａ図に示した入力マルチプレクサ３
０の論理は、前記ウッドワード（その他）の特許出願で
実際に用いられている論理を単純化したものである。実
際のシフト処理は、３２個の独立したビットセルである
バレルスイッチビットセル３１によってなされる（この
ビットセルについては以下に更に詳説される）。

第３図のシフト機構の制御は、バレルスイッチ入力マル
チプレクサ３０内のある論理と共に、シフト量論理３２
によってなされる。第３図のシフト機構の動作を制御す
る３組の値には、２ビツトのモード（ＭＯＤＥ）値が含
まれる。このモード値は、処理されているデータセグメ
ントが８ビツトか、１６ビツトか、３２ビツトであるか
を特定するものであり、前述したようにシフト量論理３
２、モして又、バレルスイッチ入力マルチプレクサ３０
に送られる。このモード値がインプットマルチプレクサ
３０に与えられると、８ビツトモードと１６ビツトモー
ドでのオペレーションにおいて、シフト機構内で実際に
使われる事のないいくつかのビットの出力を禁止する。

これらのＭＯＤＥビットはシフト量論理３２において、
夫々のビットセル３１の出力に対する付加的なスクリー
ニングプロセスのための限定的なエネーブル信号を与え
るために用いられる。

バレルスイッチオペレーションコード（ＢＳＷ−ｏ　ｐ
）は、シフト結果が左方向シフト、右方向シフト若しく
は巡回シフトされるのかを特定する。この巡回シフトは
、左若しｋは右巡回シフトであると考えられる。必要と
される第３の値は、最終結果がシフトされるビット数を
特定する５ビツト（ＢＩＴ４〜ＢＩＴＯ）のシフト量の
値である。この値は、この場合、シフト機構がどのモー
ドにあるかに依存して３２までの値を取る事ができる。

３２ビツトの加算器出力は同時に、バレルスイッチ入力
マルチプレクサ３０の２組の論理ゲートに同時に送られ
る。即ち、そこには全体で６４個のＡＮＤゲートがあり
、そのうちの最初の３２個が、右方向シフトのために３
２ビツトの加算器出力信号を受ける。そして残りの３２
個が左方向シフトのための同じ加算器出力ビットを受け
る。

本質的に、本発明のシフト機構は、加算器２０（第２図
）からの出力ビットを自由に組合せ若しくは配列したも
のであるところの出力を論理的に供給可能にしたところ
の複数レベルのマルチプレクサを採用している。しかし
ながら、本発明の目的は、左方向シフト、右方向シフト
そして巡回シフトを行い、８，１６．３２ビツトのデー
タフォーマットを扱う事のできるシフト機構を提供する
事である。このようなわけで、上記の複数レベルのマル
チプレクサの制御はこの目的に向けて設計されているも
のである。

発明の詳細な説明 ３１ｇ４Ａ図は第３図のバレルスイッチ入力マルチプレ
クサ３０の回路を示す。上述したように、この回路は加
算器２０（第２図）から３２個までのデータビットを受
けて、これらのデータビットを２組の３２個のＡＮＤゲ
ート（Ｒｏ。〜Ｒｓ＋とＬｏ。

〜Ｌ３１）に送る。上述したように、これらの２組のＡ
ＮＤゲートは夫々、右方向のシフトと左方向のシフトを
行うために用いられる。４つの制御用のＡＮＤゲート（
３５ａ　〜３５ｄ）が、信号ＥＮＡＢＬＥ−ＲとＥＮＡ
ＢＬＥ−Ｌとを含むバレルスイッチオペレーションコー
ドを受ける。ＯＲゲート３６は８ビツトモード（ＭＯＤ
Ｅ８）及び１６ビツトモード（ＭＯＤＥ１６）に対する
データバス幅のモードコントロール信号を受ける。ＯＲ
ゲート３６の出力は、制御ＡＮＤゲート３５ｂ、３５ｄ
への入力前で反転されており、同様に８ビツトモ一ド信
号も制御ＡＮＤゲー）３５ａ、３５ｃへの入力時に反転
されているので、８ビツトモ一ド信号（ＭＯＤＥ８）が
アクティブの時はＡＮＤゲートＲ０ａ〜Ｒ３１とＬｏ♂
〜Ｌ３１は消勢され、ＡＮＤゲートＲ０゜〜Ｒ０７とＬ
ｏ。〜ＬＯ７のみが夫々の入力信号を３２個のバレルス
イッチビットセル３１（３４３図）へ渡す。ＥＮＡＢＬ
Ｅ−Ｒ信号を加えると出力ＡＮＤゲートＲ０゜〜ＲＯ？
とり。。〜Ｌａｔを付勢し、ＥＮＡＢＬＥ−Ｌ信号を加
えると出力ＡＮＤゲートＬＯ０〜ＬＯ？を付勢する。同
様に、信号ＭＯＤＥ１６をＯＲゲート３６へ加えると、
制御ゲート３５ｂ、３５ｄによって出力ＡＮＤゲートＲ
１８〜Ｒ３１とＬ１６〜Ｌ３、のみを消勢する。ＯＲゲ
ート３６が信号ＭＯＤＥ８もＭｏ１）Ｅ１６も受けない
時は、ゲートＲｏ。〜Ｒ３１は信号ＥＮＡＢＬＥ−Ｒに
より付勢され、−力信号ＥＮＡＢＬＥ−Ｌによりゲート
Ｌ。０−Ｌ３１が付勢される。

第４Ｂ図は夫々のＥＮＡＢＬＥ信号の目的を示している
。同図から明らかなように、右方向シフトは信号ＥＮＡ
ＢＬＥ−Ｒ（−１）によってなされ、左方向シフトは信
号ＥＮＡＢＬＥ−Ｌ　（−１）によってなされ、巡回シ
フトは両信号が共に加えられる時なされる。

第３図の１つのバレルスイッチビットセル３１を詳しく
説明する前に、個々のバレルスイッチビットセル３１（
第３図）が入力するところの条件付シフトイネーブル信
号を、シフト量論理３２が生成する様子を説明しよう、
このシフト量論理３２は、第５図にその回路図が示され
ている。

第５図の回路は、ＭＯＩ）Ｅ１６１６個びＭＯＤＥ８信
号と共に、シフト量の値の最上位ビット（Ｂ　Ｉ　Ｔ４
）と第２位のビット（ＢＩＴ３）とを受けて、１〜４つ
の条件付シフトイネーブル信号をＯＲゲート３７ａ〜３
７ｄから出力する。°この論理は、読者が入力信号から
夫々のＡＮＤゲート３８ａ〜３８ｈまでをトレースでき
ると思われるので、詳しくは説明しない。

結果は次のようである。３２ビツトモードでは、シフト
量の上位２つのＭＳＢ　（ＢＩＴ４とＢＩＴ３）が“０
”の時、条件付シフト信号。−７がＯＲゲート３７ａか
ら出力される。シフト量の最上位ビット（ＢＩＴ４）が
０”で、第２位のビット（ＢＩＴ３）が１″の時はＯＲ
ゲート３７ｂが条件付シフトイネーブルＩ！１−１５を
出力する。シフト量のＭＳＢが“１“で、第２位のビッ
トがＯ”の時はＯＲゲート３５ｃが条件付シフトイネー
ブルｌ１ｌ−３２を出力する。両方のビットが１″の時
はＯＲゲート３７ｄが条件付シフトイネーブル２４−３
１を出力する。

１６ビツトモードでは、ＭＯＤＥ１６信号と共にシフト
量の第２位ビット（ＢＩＴ３）のみが効いてくる。この
シフト量の第２位ビットが０′の時、ＯＲゲート３７ａ
、３７ｃが“１″を出力し、上記第２位のビットが“１
”の時はＯＲゲート３７ｂ、３７ｄが“１“を出力する
。

ＭＯＤＥ８信号が８とットモードである事を示している
と、シフト量のビットは用いられないで、ＯＲゲート３
７ａ〜３７ｄの全てが１”を出力する。これらの出力さ
れた条件付シフトイネーブル信号を、個々のバレルスイ
ッチビットセル３１がどのように用いるかは、第６図の
説明から容易に明白になるであろう。

第６図は個々のバレルスイッチビットセルの回路図であ
る。３２個のこれらのセルが第３図の全体のバレルスイ
ッチビットセル３１を形作る。第６図では、４つの８×
１マルチプレクサ４１ａ〜４１ｄがある。全部で３２個
の入力Ｍ３１〜Ｍ０゜に対して、これらのマルチプレク
サは、マルチプレクサ１つ当り８つの入力信号を受ける
。これらのマルチプレクサは夫々、入力されるシフト量
の下位３ビツト（ＢＩＴ２，１．Ｏ）の値に応じて、８
入力のなかから１つを出力として選ぶ。シフト量の２つ
の上位ビット（ＢＩＴ４．３）が、第５図のシフト量論
理による条件付シフトイネーブル信号の生成に用いられ
たこと′は前述した通りである。これらの４つの条件付
シフトイネーブル信号は夫々、対応するＡＮＤゲート４
２ａ〜４２ｄに送られて、それに対応するマルチプレク
サ４１ａ〜４１ｄの出力を通すように上記ゲートを付勢
する。ＡＮＤゲート夫々の出力はＯＲゲート４３により
一緒にＯＲ結合され、特定のバレルスイッチビットセル
（第６図）としての１つのバレルスイッチ出力を生成す
る。

第５図の記述で説明したように、本発明のシフト機構が
３２ビツトモードにある時は、ただ１つの条件付シフト
イネーブル信号が生成され、ＡＮＤゲート４２ａ〜４２
ｄのうちの対応するものを、シフト量の２つの上位ビッ
トの値に応じて、ＡＮＤゲート４２ａ〜４２ｄのうちの
対応するものが開く。１６とットモードでは、ＡＮＤゲ
ート４２ａと４２Ｃ１又は４２ｂと４２ｄのいずれか一
方が開き、それらの出力がＯＲゲート４３によってＯＲ
結合される。８ビツトモードでは、夫々のＡＮＤゲート
４２ａ〜４２ｄのすべてが開き、それらの出力がＯＲゲ
ート４３によってＯＲ結合される。

バレルスイッチ入力マルチプレクサ３０の２組の３２ビ
ツト出力（ＲＯ０〜Ｒ５１、Ｌｏ。〜Ｌ、１）が、第６
図の３２個のバレルスイッチビットセルの各々の対応す
る３２ビツト入力（Ｍ　ｏｏ＝　Ｍ　３１）ニ接続され
ている様子を示すために、第７図のテーブルを参照しよ
う。このテーブルは簡潔さのために一部的にしか完全で
ない。しかしながら、本発明のシフト機構が８ビツト、
１６ビツト、３２ビツトのいずれのモードで動作してい
るかということに応じて、更に、シフト量をＯか６３１
までの間で特定可能な５ビツトのシフト量値がどの値を
もつかということに応じて、対応する入力信号が色々な
ビットセルのどれへ入力され、それらの各々の出力信号
がどのようになるかというシーケンスを示すには十分で
ある。

第千図の上段の行は、第６図のとットセルの対応する入
力信号名（ＭＯ０〜Ｍ３１）を示す。第７図の最も左の
列は、ビットセルの番号を表わす。このようにして、こ
のテーブルから、ビットセル番号００に対しての入力Ｍ
３１はＲ３１ｓ即ち第３図のＲバスの最上位ビットであ
ることがわかる。同様に、入力Ｍ、。はビットＲ３◎で
あり、入力ＭｏｏがＲｏ。となる。同じく、ビットセル
番号０１に対しては入力Ｍ３．はＬＯＯであり、入力Ｍ
Ｓ。はＲ３１であり、入力Ｍ２９はＲＳＯである。

第７図のテーブルは、本発明のシフト機構を制御するの
に使う動作モードの違い及びシフト量の値に応じて、夫
々のビットセルの出力がどうなるかということを表わす
のにも用いる事ができる。

即ち、シフト器のビットセルの出力は次のようにして決
める。第７図のテーブルの下部分は、シフト量がどれだ
けか、処理しているデータ幅はどれだけかに応じて、ビ
ットセルの出力を、そのビットセルの入力のうちどれを
組合せたものとすべきかを示す、その組合せは、所望の
ＭＯＤＥとシフト量が決まると、そのＭＯＤＥとシフト
量値とが指す（ビットセルの）入力ビットの論理和をと
ることによって決定される。ＭＯＤＥとシフト量値との
組合せに応じて、何個の入力ビットが上記論理和の対象
になるかというと、与えられたあるシフト量に対して、
３２ビツトモードでは、唯一の入力ビットが指定される
。１６ビツトモードでは、２つの入力ビットが指定され
る。８ビツトモードでは、４つの入力ビットが指定され
る。かくして、例えば３２ビツトモードでは、シフト量
が１２”であると、ビットセル３１の出力はＬＯＩであ
り、ビットセル３０の出力はＬＯＧであり、ビットセル
２９の出力はＲ３□である。上記と同じシフト量の１６
ビツトモードでは、とットセル００の出力はＲｅ２とＲ
ｌａとの論理和となる。同じシフト量の８ビツトモード
では、ビットセル００の出力はＲｅ２とＲ１（１とＲｌ
ａとＲｌａとの論理和となる。

３２ビツトモードでのシフト器の動作は上記の説明から
明白である。一方、減少したデータ幅モードでの動作は
例を通して説明すると、明白になろう。その例とは、８
ビツトモードでの、右方向の２ビツトの巡回シフトであ
る。もし、加算器の出力０７とＯＯとが“１”で、出力
０６〜０１が“Ｏ′で、出力３１〜０８が”ｘ”　（０
”と２１′のどちらでもよい）であるならば、その時Ｌ
パスライン（Ｌ、１〜Ｌｏｇ）とＲパスライン（Ｒ５１
〜Ｒ０６）とは、第４Ａ図の８ビツトモードラインのマ
スキング作用により０″となる。一方、出力ラインＬＯ
７，ＬＯ０，ＲＯｔ、　Ｒｅ。は“１″となり、ライン
Ｌ　ｅ＠”’　Ｌ　０１とＲ０１ｌ−’　ＲＯｌは夫々
、ＥＮＡＢＬＥ−Ｌ信号、ＥＮＡＢＬＥ−Ｒ信号との作
用により０”となる。第７図のテーブルから、シフト器
のビットセル００の出力はＲ０２１ＲＩｏｎ　Ｒｌａと
Ｒ２６（これらは全て０”）の論理和であり、それ故、
出力００も又“０“である。同様に、出力０１〜０４＆
０７とは“Ｏ”となる。出力０５はＲＯｔが１”である
ことから“１”となり、一方、出力０６はＬｏ。のため
に“１”となる。

第７図から推論できるように、本発明のシフト機構から
は常に３２ビツト出力がある。３２ビツトモードでは、
３２ビツト全てが有意であり、これらは第２図会体に示
した算術論理ユニットに入力される。しかしながら、１
６ビツトモードでは、最初の１６ビツトのみが有意であ
り、次の１６ビツトは冗長的であり、上記算術論理ユニ
ットによっては入力されない。８ビツトモードでは、残
りの２４ビツトは最初の８ビツトの繰り返しであり、従
ってその２４ビツトは上記ユニット２゜に入力されない
。

上述したように、本発明の一実施例が開示してきたが、
特許請求の範囲に記載された本発明の思想及び範囲から
逸脱しない範囲での変更、修正がなされ得ることは、当
業者には自明のことである。

魚Ｊ」υ１困 以上説明したように、本発明のシフト機構によれば、こ
のシフト機構は、複数レベルのマルチプレクサを採用し
、このマルチプレクサはその入力のいかなる組合せ又は
順列であるところの出力を生成するものであり、更にこ
のシフト機構には、所望のシフト量、シフト動作タイプ
、用いられているデータフォーマットの幅等を指定する
制御信号に応じて夫々のシフト動作を制御する制御ロジ
ックが備えられている。従って、左シフト、右シフト、
巡回シフト等の機能を備え、かつプログラム制御に従っ
て、シフト機構のモードに応じた、例えば８，１６．３
２ビツトのいずれのデータフォーマットのデータセグメ
ントを処理可能なシフト機構が提供できる。

【図面の簡単な説明】

第１図は本発明に係る実施例のシフト機構を適用したプ
ロセッサを説明する図、 第２図は実施例のシフト機構を適用したプロセッサの算
術論理部の回路図、 第３図は本実施例に係るシフト機構を説明する図、 ・第４図は本実施例に係るジフト機構の入力論理の回路
図、 第５図は本実施例に係るシフト機構を制御するのに適用
したシフト量論理の回路図、 第６図は本実施例に係るシフト機構に用いられたマルチ
プレクサ回路を示す図、そして、第７図は本実施例に係
るシフト機構の動作を示すテーブル図である。 図中、 １２・・・ナノメモリ、１４・・・算術論理ユニット（
ＡＬＵ）、１６・・・マイクロメモリ（ＭＰＭ）、２０
・・・論理ユニット（加算器）、２６・・・バレルシフ
ト器、３０・・・バレルスイッチ入力マルチブレフサ、
３１・・・バレルスイッチビットセル、３２・・・シフ
ト量論理、４１ａ〜４１ｄ・・・マルチプレクサである
。 −ｆυＪ ＜、ｍ＋−５７ト） （特許法第１７条の２第１号の規定による補正）手続補
正書 昭和６２年　４月３０日

Claims (10)

【特許請求の範囲】
1. （１）シフトオペレーションを特定し、かつデータセグ
   メントがシフトされるシフトビット量を含むコードと、
   シフトされる前記データセグメントの幅を特定するコー
   ドとを受ける記憶位置手段を有するデータ処理装置にお
   いて、Ｍビット幅を有するデータバスと、上記データバ
   スに接続され、前記ＭがＮの倍数であるそのＮビット幅
   を有するデータセグメントを受けるシフト手段であつて
   、前記記憶位置手段に接続され、シフト量の値を受けて
   前記記憶位置手段によつて特定された上記量だけ前記デ
   ータセグメントをシフトするシフト手段と、前記データ
   バスとシフト手段との間で前記記憶位置手段に接続され
   、前記シフト手段へ転送するために、前記Ｎビットのデ
   ータセグメントを受ける入力論理手段とを有するシフト
   機構。
2. （２）前記入力論理手段は前記データバスに接続された
   Ｍ個の論理ゲートを含み、 これらの論理ゲートは、データセグメント幅を特定する
   前記コードによつて、前記データバス上で、受けられた
   データセグメントのうちＮビットを通過させ、Ｍ−Ｎビ
   ットのセグメントを阻止するように条件付けられている
   事を特徴とする特許請求の範囲第１項に記載のシフト機
   構。
3. （３）前記シフト手段は、前記記憶位置手段に接続され
   たマルチプレクサ手段を含んで前記シフト量値の一部を
   受け、前記マルチプレクサ手段は前記入力論理手段に接
   続されて、アクティブデータの前記Ｎビットと全て零で
   あるＭ−Ｎビットとを受ける事を特徴とする特許請求の
   範囲第２項に記載のシフト機構。
4. （４）前記記憶位置手段に接続されて受けられるべきデ
   ータセグメントの前記幅を受けるシフト制御論理手段を
   更に有し、該シフト制御論理は前記シフト量値と前記デ
   ータセグメント幅の指定とに従つて前記データセグメン
   トのシフトを制御する事を特徴とする特許請求の範囲第
   ３項に記載のシフト機構。
5. （５）前記マルチプレクサ手段に接続され、かつ前記シ
   フト量値に従つてシフトされる前記データセグメントを
   受信する出力論理手段を更に含む事を特徴とする特許請
   求の範囲第４項に記載のシフト機構。
6. （６）シフトオペレーションを特定し、かつデータセグ
   メントがシフトされるシフトビット量を含むコードを受
   ける第１の記憶位置手段と、シフトされるべき前記デー
   タセグメントの幅を特定するコードを受ける第２の記憶
   位置手段とを有するデータ処理装置において、 Ｍビット幅を有するデータバスと、上記データバスに接
   続され、前記ＭがＮの倍数であるそのＮビット幅を有す
   るデータセグメントを受けるシフト手段であつて、前記
   第１の記憶位置手段に接続されて、シフト量の値を受け
   前記第１の記憶位置手段によつて特定された上記量だけ
   前記データセグメントをシフトする前記シフト手段と、
   前記データバスとシフト手段との間に接続され、前記デ
   ータセグメント内の２組のビットであつて、その１組の
   ビットは右シフトのため、他の１組のビットは左シフト
   のためであり、この１組又は両組の前記データセグメン
   トのビットは前記シフト手段へ転送されるようなその２
   組のビットを受ける入力論理手段とを有するシフト機構
   。
7. （７）前記入力論理手段は、前記データバスに接続され
   た２組のＭ個の論理ゲートを含み、これらの論理ゲート
   は、データセグメント幅を特定する前記コードに応じて
   、前記１組又は両組の受けられたデータセグメントのう
   ちＮビットだけを通過させ、前記シフト手段へのデータ
   セグメントの夫々の内の残りのビットの通過を阻止する
   ように条件付けられている事を特徴とする特許請求の範
   囲第６項に記載のシフト機構。
8. （８）前記シフト手段は、前記第１の記憶位置手段に接
   続されたマルチプレクサ手段を含んで前記シフト量値の
   一部を受け、 前記マルチプレクサ手段は前記入力論理ゲートに接続さ
   れており、アクティブデータの１つ又は両方の組を、各
   組が零である残りのビットと共に受ける事を特徴とする
   特許請求の範囲第７項に記載のシフト機構。
9. （９）前記第２の記憶位置手段に接続され、受けられる
   べきデータセグメントの前記幅を受けるシフト制御論理
   手段を更に有し、 該シフト制御論理手段は前記シフト量値と前記データセ
   グメント幅の指定とに従つて、前記データセグメントの
   シフトを制御する事を特徴とする特許請求の範囲第７項
   に記載のシフト機構。
10. （１０）前記マルチプレクサ手段の異なる組に接続され
    て、ＮがＭ未満であるときに、シフトされる前記データ
    セグメントの異なる組を一緒にＯＲする事を特徴とする
    特許請求の範囲第９項に記載のシフト機構。