JPH0798646A - マルチレベル並列マグニチュードコンパレータ - Google Patents
マルチレベル並列マグニチュードコンパレータInfo
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- JPH0798646A JPH0798646A JP6022814A JP2281494A JPH0798646A JP H0798646 A JPH0798646 A JP H0798646A JP 6022814 A JP6022814 A JP 6022814A JP 2281494 A JP2281494 A JP 2281494A JP H0798646 A JPH0798646 A JP H0798646A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【目的】 ２つの大きな二進数の大きさをより迅速に且
つ最小のゲート遅延で比較することを可能としたマグニ
チュードコンパレータを提供する。 【構成】 複数個のビット比較器を、互いに並列的に比
較出力信号を発生する複数個のグループに群別し、それ
によりマグニチュードコンパレータの遅延を減少させ
る。これらの比較出力信号は、どの比較出力信号が最終
的な比較出力信号として通過することを許容するかを決
定する制御要素へ供給される。この回路とは、開連する
グループ内の対応するビット値が正確に一致するか否か
を表わす論理回路と共に、マグニチュードコンパレータ
ブロックを構成する。より大きな二進数の比較を容易と
するために複数個のマグニチュードブロックを使用す
る。各マグニチュードコンパレータブロックは比較出力
信号を発生し、それは対応するゲート動作要素への入力
である。
つ最小のゲート遅延で比較することを可能としたマグニ
チュードコンパレータを提供する。 【構成】 複数個のビット比較器を、互いに並列的に比
較出力信号を発生する複数個のグループに群別し、それ
によりマグニチュードコンパレータの遅延を減少させ
る。これらの比較出力信号は、どの比較出力信号が最終
的な比較出力信号として通過することを許容するかを決
定する制御要素へ供給される。この回路とは、開連する
グループ内の対応するビット値が正確に一致するか否か
を表わす論理回路と共に、マグニチュードコンパレータ
ブロックを構成する。より大きな二進数の比較を容易と
するために複数個のマグニチュードブロックを使用す
る。各マグニチュードコンパレータブロックは比較出力
信号を発生し、それは対応するゲート動作要素への入力
である。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、マルチレベルマグニチ
ュードコンパレータ回路に関するものである。
るものであって、更に詳細には、マルチレベルマグニチ
ュードコンパレータ回路に関するものである。
【０００２】
【従来の技術】マグニチュードコンパレータ（大きさ比
較器）回路は、２つの数の大きさの間の関係、即ち一方
の数が他方の数と大きさが等しいか、それより小さい
か、又はそれより大きいか否かの関係を決定することが
必要である場合に使用される。このような回路は、エレ
クトロニクス業界において広範に使用されている。例え
ば、マグニチュードコンパレータは、ＦＩＦＯ（先入先
出）メモリ用の高速フラッグロジックを発生するために
減算器に関連して使用される。マグニチュードコンパレ
ータ回路は、又、パソコン（ＰＣ）及びその他のコンピ
ュータにおいて使用される演算論理ユニット（ＡＬＵ）
において使用され且つある種の命令を実行するためにマ
イクロプロセサによって使用される。
較器）回路は、２つの数の大きさの間の関係、即ち一方
の数が他方の数と大きさが等しいか、それより小さい
か、又はそれより大きいか否かの関係を決定することが
必要である場合に使用される。このような回路は、エレ
クトロニクス業界において広範に使用されている。例え
ば、マグニチュードコンパレータは、ＦＩＦＯ（先入先
出）メモリ用の高速フラッグロジックを発生するために
減算器に関連して使用される。マグニチュードコンパレ
ータ回路は、又、パソコン（ＰＣ）及びその他のコンピ
ュータにおいて使用される演算論理ユニット（ＡＬＵ）
において使用され且つある種の命令を実行するためにマ
イクロプロセサによって使用される。
【０００３】直列マグニチュードコンパレータは、従来
技術においての一般的な形態のコンパレータ回路であ
る。それらは多数の個別的なビット比較器を有してお
り、それらのビット比較器は一体となって１つの数の大
きさを別の数の大きさと相対的に直列的に決定する。最
初に、２つの数の最小桁ビット（ＬＳＢ）が次のビッ
ト、即ちＬＳＢ＋１のビットの比較を行なう前に比較さ
れる。このプロセスは、最大桁ビット（ＭＳＢ）の比較
が行なわれるまで直列的に継続して行なわれる。この直
列プロセスは極めて時間がかかる場合があり、２つの１
６ビットワードを比較する場合には少なくとも１６個の
ゲート遅延が発生する。
技術においての一般的な形態のコンパレータ回路であ
る。それらは多数の個別的なビット比較器を有してお
り、それらのビット比較器は一体となって１つの数の大
きさを別の数の大きさと相対的に直列的に決定する。最
初に、２つの数の最小桁ビット（ＬＳＢ）が次のビッ
ト、即ちＬＳＢ＋１のビットの比較を行なう前に比較さ
れる。このプロセスは、最大桁ビット（ＭＳＢ）の比較
が行なわれるまで直列的に継続して行なわれる。この直
列プロセスは極めて時間がかかる場合があり、２つの１
６ビットワードを比較する場合には少なくとも１６個の
ゲート遅延が発生する。
【０００４】直列マグニチュードコンパレータを構成す
る個々のビット比較器は４個の入力を有しており、即
ち、比較すべき２つのビットにより決定される２個の入
力と、前のマグニチュードコンパレータの比較出力から
の１個の入力と、比較中の２個のビットのうちの第一ビ
ットに等しい１個の入力である。ビット比較器の比較出
力は、次のビット比較器へ入力され、且つ一方のビット
の大きさが第二ビットの大きさと等しいか、それより小
さいか、又はそれより大きいか否かを反映させる。比較
中の２つのビットが等しい場合には、比較入力は比較出
力としてそのビット比較器を介して通過される。然しな
がら、これらの２つのビットの大きさが等しくない場合
には、比較中の２つのビットのうちの第一ビットに等し
い入力が比較出力として通過される。この比較プロセス
は、最小桁ビット（ＬＳＢ）比較器から開始され且つ最
大桁ビット（ＭＳＢ）比較器がその比較動作を完了する
まで継続して行なわれる。最も高い次数のビットの差を
有するビット比較器が最終的な比較出力の状態を決定す
る。
る個々のビット比較器は４個の入力を有しており、即
ち、比較すべき２つのビットにより決定される２個の入
力と、前のマグニチュードコンパレータの比較出力から
の１個の入力と、比較中の２個のビットのうちの第一ビ
ットに等しい１個の入力である。ビット比較器の比較出
力は、次のビット比較器へ入力され、且つ一方のビット
の大きさが第二ビットの大きさと等しいか、それより小
さいか、又はそれより大きいか否かを反映させる。比較
中の２つのビットが等しい場合には、比較入力は比較出
力としてそのビット比較器を介して通過される。然しな
がら、これらの２つのビットの大きさが等しくない場合
には、比較中の２つのビットのうちの第一ビットに等し
い入力が比較出力として通過される。この比較プロセス
は、最小桁ビット（ＬＳＢ）比較器から開始され且つ最
大桁ビット（ＭＳＢ）比較器がその比較動作を完了する
まで継続して行なわれる。最も高い次数のビットの差を
有するビット比較器が最終的な比較出力の状態を決定す
る。
【０００５】直列マグニチュードコンパレータと関連す
るゲート遅延は、全体的なシステム性能に関して悪影響
を与える場合がある。このことが特に言える場合として
は、２つの大きな二進数の大きさを決定せねばならない
場合である。例えばプロセサ、ビデオチップ、画像処理
及び内容アドレス可能メモリ（ＣＡＭ）等の幾つかの技
術では大量のデータを処理し、従って大きな二進数の比
較を行なう。ＦＩＦＯフラッグロジックが発生される速
度を向上させるための基本的な方法は、直列マグニチュ
ードコンパレータと関連する伝播遅延及びゲート遅延を
最小とさせることである。このアプローチは、大きな二
進数を比較する適用例の場合にも言えることである。現
在のマグニチュードコンパレータの構成を使用してこの
ことを達成することが可能であることが望ましい。
るゲート遅延は、全体的なシステム性能に関して悪影響
を与える場合がある。このことが特に言える場合として
は、２つの大きな二進数の大きさを決定せねばならない
場合である。例えばプロセサ、ビデオチップ、画像処理
及び内容アドレス可能メモリ（ＣＡＭ）等の幾つかの技
術では大量のデータを処理し、従って大きな二進数の比
較を行なう。ＦＩＦＯフラッグロジックが発生される速
度を向上させるための基本的な方法は、直列マグニチュ
ードコンパレータと関連する伝播遅延及びゲート遅延を
最小とさせることである。このアプローチは、大きな二
進数を比較する適用例の場合にも言えることである。現
在のマグニチュードコンパレータの構成を使用してこの
ことを達成することが可能であることが望ましい。
【０００６】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、２つの大きな二進数の大き
さをより迅速に且つ最小のゲート遅延で比較することが
可能なマグニチュードコンパレータを提供することを目
的とする。
き従来技術の欠点を解消し、２つの大きな二進数の大き
さをより迅速に且つ最小のゲート遅延で比較することが
可能なマグニチュードコンパレータを提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明によれば、２つの
大きな二進数の大きさをより迅速に且つ最小のゲート遅
延で比較するようにマグニチュードコンパレータが修正
されている。複数個のビット比較器が複数個のグループ
に分割されており、それらのグループは互いに並列的に
複数個の比較出力信号を発生し、その際にマグニチュー
ドコンパレータの遅延を減少させている。これらの比較
出力信号は制御要素へ供給され、該制御要素は最終的な
比較出力信号としてどの比較出力信号を通過させるかを
決定する。この回路は、関連するグループ内の対応する
ビット値が正確に一致するか否かを表わす論理回路と共
に、マグニチュードコンパレータブロックを構成してい
る。
大きな二進数の大きさをより迅速に且つ最小のゲート遅
延で比較するようにマグニチュードコンパレータが修正
されている。複数個のビット比較器が複数個のグループ
に分割されており、それらのグループは互いに並列的に
複数個の比較出力信号を発生し、その際にマグニチュー
ドコンパレータの遅延を減少させている。これらの比較
出力信号は制御要素へ供給され、該制御要素は最終的な
比較出力信号としてどの比較出力信号を通過させるかを
決定する。この回路は、関連するグループ内の対応する
ビット値が正確に一致するか否かを表わす論理回路と共
に、マグニチュードコンパレータブロックを構成してい
る。
【０００８】大きな二進数の比較を容易とするために複
数個のマグニチュードコンパレータブロックが使用され
ている。各マグニチュードコンパレータブロックは比較
出力信号を発生し、該信号は対応するゲート動作要素へ
の入力である。各ゲート動作要素は論理入力信号を有し
ており、該信号は部分的にそのマグニチュードコンパレ
ータブロックの一致論理回路から派生されるゲート動作
要素論理入力信号は、マグニチュード即ち大きさの差を
有する最も高い次数のビットを有するマグニチュードコ
ンパレータブロックの比較出力信号のみが最終的な比較
出力信号として通過することが許容されることを確保す
る。
数個のマグニチュードコンパレータブロックが使用され
ている。各マグニチュードコンパレータブロックは比較
出力信号を発生し、該信号は対応するゲート動作要素へ
の入力である。各ゲート動作要素は論理入力信号を有し
ており、該信号は部分的にそのマグニチュードコンパレ
ータブロックの一致論理回路から派生されるゲート動作
要素論理入力信号は、マグニチュード即ち大きさの差を
有する最も高い次数のビットを有するマグニチュードコ
ンパレータブロックの比較出力信号のみが最終的な比較
出力信号として通過することが許容されることを確保す
る。
【０００９】
【実施例】ＦＩＦＯは先入先出メモリであって、それ
は、典型的に、例えばコンピュータとプリンタとの間に
おけるように異なった速度でデータを使用するマシンの
間において使用されている。ＦＩＦＯメモリは、フラッ
グを使用してそのステータス（状態）を出力する。ＦＩ
ＦＯフラッグを発生するために、しばしば、コンパレー
タ即ち比較器が減算器と関連してＦＩＦＯメモリ回路内
において使用される。そのフラッグ出力は、例えば、Ｆ
ＩＦＯが満杯であるか、半分満杯であるか又は空である
かを表わす。ＦＩＦＯのステータスを決定するために
は、どれだけの数のビットがＦＩＦＯ内に書込まれ又ど
れだけ多くのビットがＦＩＦＯから読取られたかを追従
することが必要である。又、２つの数の大きさの間の関
係を知ることが必要であり且つ一方の数の大きさが他方
の数の大きさと等しいか、それより小さいか、又はそれ
より大きいか否かを知ることが必要である。これらの数
の大きさの比較は、ＦＩＦＯ内部のマグニチュードコン
パレータ回路を使用して行なわれる。
は、典型的に、例えばコンピュータとプリンタとの間に
おけるように異なった速度でデータを使用するマシンの
間において使用されている。ＦＩＦＯメモリは、フラッ
グを使用してそのステータス（状態）を出力する。ＦＩ
ＦＯフラッグを発生するために、しばしば、コンパレー
タ即ち比較器が減算器と関連してＦＩＦＯメモリ回路内
において使用される。そのフラッグ出力は、例えば、Ｆ
ＩＦＯが満杯であるか、半分満杯であるか又は空である
かを表わす。ＦＩＦＯのステータスを決定するために
は、どれだけの数のビットがＦＩＦＯ内に書込まれ又ど
れだけ多くのビットがＦＩＦＯから読取られたかを追従
することが必要である。又、２つの数の大きさの間の関
係を知ることが必要であり且つ一方の数の大きさが他方
の数の大きさと等しいか、それより小さいか、又はそれ
より大きいか否かを知ることが必要である。これらの数
の大きさの比較は、ＦＩＦＯ内部のマグニチュードコン
パレータ回路を使用して行なわれる。
【００１０】図１を参照すると、従来技術に基づくＦＩ
ＦＯフラッグ発生回路のブロック図が示されている。Ｆ
ＩＦＯフラッグは、カウンタブロック１０と、減算器ブ
ロック１２と、コンパレータブロック１４と、デグリッ
チブロック１６とを有している。書込クロック１８、読
取クロック２０、書込リセットクロック２２、読取リセ
ットクロック２４は、カウンタブロック１０及びデグリ
ッチブロック１６の両方への入力信号である。カウンタ
ブロック１０はこれらの入力信号を受取り且つ書込カウ
ント２６と読取カウント２８とを発生し、それらのカウ
ントは減算器ブロック１２へ入力され、減算器ブロック
１２は差信号３０を出力する。この差信号３０及びプロ
グラム値３２がコンパレータブロック１４へ入力され、
コンパレータブロック１４はそれらを比較して出力比較
信号３４を発生する。当該技術分野において公知の如
く、プログラム値３２は例えば発生されるべきフラッグ
信号３６のタイプ、例えば空、半分満杯、又は満杯であ
るかのタイプに依存して異なった値へセットされる。最
後に、比較信号３４及び書込クロック１８、読取クロッ
ク２０、書込リセットクロック２２、及び読取リセット
クロック２４がデグリッチブロック３６ヘ入力され、デ
グリッチブロック３６はフラッグ出力信号３６を発生す
る。
ＦＯフラッグ発生回路のブロック図が示されている。Ｆ
ＩＦＯフラッグは、カウンタブロック１０と、減算器ブ
ロック１２と、コンパレータブロック１４と、デグリッ
チブロック１６とを有している。書込クロック１８、読
取クロック２０、書込リセットクロック２２、読取リセ
ットクロック２４は、カウンタブロック１０及びデグリ
ッチブロック１６の両方への入力信号である。カウンタ
ブロック１０はこれらの入力信号を受取り且つ書込カウ
ント２６と読取カウント２８とを発生し、それらのカウ
ントは減算器ブロック１２へ入力され、減算器ブロック
１２は差信号３０を出力する。この差信号３０及びプロ
グラム値３２がコンパレータブロック１４へ入力され、
コンパレータブロック１４はそれらを比較して出力比較
信号３４を発生する。当該技術分野において公知の如
く、プログラム値３２は例えば発生されるべきフラッグ
信号３６のタイプ、例えば空、半分満杯、又は満杯であ
るかのタイプに依存して異なった値へセットされる。最
後に、比較信号３４及び書込クロック１８、読取クロッ
ク２０、書込リセットクロック２２、及び読取リセット
クロック２４がデグリッチブロック３６ヘ入力され、デ
グリッチブロック３６はフラッグ出力信号３６を発生す
る。
【００１１】図２は従来技術において使用されている直
列マグニチュードコンパレータ２０の概略図を示してい
る。マグニチュードコンパレータ２０は、２つの数の大
きさの間の関係を決定するものである。マグニチュード
コンパレータ２０は複数個のビット比較器２２，２４，
２６，２８を有しており、それらのビット比較器は比較
されるべき２つの数の相対的な大きさのステータスを決
定する。必要とされるビット比較器の数は、比較中の２
つの数におけるビット数の関数である。各ビット比較器
は、両方の数からのあるビット位置における１個のビッ
トを比較する。例えば、比較されるべき第一ビット４０
のマグニチュードステータス即ち大きさの状態が、第二
ビット４２のマグニチュードステータスと比較され、そ
れが第二ビット４２と等しいか、それより小さいか、又
はそれより大きいか否かが判別される。全てのビット比
較器は４つの入力を有している。比較されるべき２つの
ビット４０及び４２が排他的ＯＲゲート４４へ入力さ
れ、該ゲ−ト４４の出力はビット比較器２２，２４，２
６，２８の入力３６であり、信号３６が反転されて入力
３８を与える。入力３８は、入力３６の単純なる反転で
あり、ビット比較器内部において容易に発生させること
が可能であり、その場合には、それは入力信号となるも
のではない。ビット比較器へのその他の入力は、前のビ
ット比較器３０の出力と、比較中の２つのビットの第一
ビットである入力３４である。入力３４は、図１に示し
たプログラム値３２とは異なっている。図２は、比較中
の２つの二進数を示しており、一方図１はプログラム値
３２によって表わされる一定の値と比較される１個の二
進数を示している。
列マグニチュードコンパレータ２０の概略図を示してい
る。マグニチュードコンパレータ２０は、２つの数の大
きさの間の関係を決定するものである。マグニチュード
コンパレータ２０は複数個のビット比較器２２，２４，
２６，２８を有しており、それらのビット比較器は比較
されるべき２つの数の相対的な大きさのステータスを決
定する。必要とされるビット比較器の数は、比較中の２
つの数におけるビット数の関数である。各ビット比較器
は、両方の数からのあるビット位置における１個のビッ
トを比較する。例えば、比較されるべき第一ビット４０
のマグニチュードステータス即ち大きさの状態が、第二
ビット４２のマグニチュードステータスと比較され、そ
れが第二ビット４２と等しいか、それより小さいか、又
はそれより大きいか否かが判別される。全てのビット比
較器は４つの入力を有している。比較されるべき２つの
ビット４０及び４２が排他的ＯＲゲート４４へ入力さ
れ、該ゲ−ト４４の出力はビット比較器２２，２４，２
６，２８の入力３６であり、信号３６が反転されて入力
３８を与える。入力３８は、入力３６の単純なる反転で
あり、ビット比較器内部において容易に発生させること
が可能であり、その場合には、それは入力信号となるも
のではない。ビット比較器へのその他の入力は、前のビ
ット比較器３０の出力と、比較中の２つのビットの第一
ビットである入力３４である。入力３４は、図１に示し
たプログラム値３２とは異なっている。図２は、比較中
の２つの二進数を示しており、一方図１はプログラム値
３２によって表わされる一定の値と比較される１個の二
進数を示している。
【００１２】図２のビット比較器は、比較中の２つの数
の相対的な大きさを検知する。ビット４０とビット４２
とが大きさが等しい場合には、比較出力３２は比較入力
３０と等しい。然しながら、ビット４０とビット４２と
の大きさが異なる場合には、比較出力３２は設計基準に
したがって決定される。即ち、入力ビット４０が入力ビ
ット４２よりも大きい場合には、比較出力３２は１に等
しい。逆に、入力ビット４０が入力ビット４２よりも小
さい場合には、比較出力３２は０に等しい。ビット入力
４０及び４２は、排他的ＯＲゲートを介して通過する。
従って、ビット４０とビット４２とが同一である場合に
は、入力３６は０に等しく且つその反転したものである
入力３８は１に等しい。然しながら、ビット４０とビッ
ト４２との大きさが異なる場合には、入力３６は１に等
しく且つ入力３８は０に等しい。以下の真理値表は、入
力３６と３８とにおける比較出力３２を示している。
の相対的な大きさを検知する。ビット４０とビット４２
とが大きさが等しい場合には、比較出力３２は比較入力
３０と等しい。然しながら、ビット４０とビット４２と
の大きさが異なる場合には、比較出力３２は設計基準に
したがって決定される。即ち、入力ビット４０が入力ビ
ット４２よりも大きい場合には、比較出力３２は１に等
しい。逆に、入力ビット４０が入力ビット４２よりも小
さい場合には、比較出力３２は０に等しい。ビット入力
４０及び４２は、排他的ＯＲゲートを介して通過する。
従って、ビット４０とビット４２とが同一である場合に
は、入力３６は０に等しく且つその反転したものである
入力３８は１に等しい。然しながら、ビット４０とビッ
ト４２との大きさが異なる場合には、入力３６は１に等
しく且つ入力３８は０に等しい。以下の真理値表は、入
力３６と３８とにおける比較出力３２を示している。
【００１３】 表 １ 入力３６ 入力３８ 出力３２ １ ０ 入力３４ ０ １ 入力３０ この真理値表は、比較されるべき２つのビット４０及び
４２が異なる場合には、比較入力３４が比較出力３２と
して通過されることを示している。逆に、ビット４０と
ビット４２との大きさが等しい場合には、前のビット比
較器３０からの比較入力が比較出力３２として通過され
る。最初のビット比較器２２の比較入力３０は、一定の
値に接続されており、その値はＶccとするか又は図２に
示した如く接地とすることが可能である。従って、入力
ビット４０及び４２が同一である場合には、低状態が比
較出力３２へ通過される。次いで、ビット比較器２４が
低入力信号３０を受取り、且つビット比較器２４の入力
ビット４０及び４２が同一の大きさを有する場合には、
比較出力３２は再度０となり、入力する比較入力３０を
通過させる。このプロセスは、最小桁ビット（ＬＳＢ）
比較器２２から開始し、且つ最大桁ビット（ＭＳＢ）比
較器２８がその比較処理を完了するまで、直列的に継続
して行なわれる。最大桁ビット即ちＭＳＢの大きさの比
較が行なわれた時にのみ最終的な比較出力３２が発生さ
れる。ビット差を有する最も高い次数のビット比較器
が、ビット比較器２８の最終的な比較出力３２の状態を
決定する。
４２が異なる場合には、比較入力３４が比較出力３２と
して通過されることを示している。逆に、ビット４０と
ビット４２との大きさが等しい場合には、前のビット比
較器３０からの比較入力が比較出力３２として通過され
る。最初のビット比較器２２の比較入力３０は、一定の
値に接続されており、その値はＶccとするか又は図２に
示した如く接地とすることが可能である。従って、入力
ビット４０及び４２が同一である場合には、低状態が比
較出力３２へ通過される。次いで、ビット比較器２４が
低入力信号３０を受取り、且つビット比較器２４の入力
ビット４０及び４２が同一の大きさを有する場合には、
比較出力３２は再度０となり、入力する比較入力３０を
通過させる。このプロセスは、最小桁ビット（ＬＳＢ）
比較器２２から開始し、且つ最大桁ビット（ＭＳＢ）比
較器２８がその比較処理を完了するまで、直列的に継続
して行なわれる。最大桁ビット即ちＭＳＢの大きさの比
較が行なわれた時にのみ最終的な比較出力３２が発生さ
れる。ビット差を有する最も高い次数のビット比較器
が、ビット比較器２８の最終的な比較出力３２の状態を
決定する。
【００１４】図２は２つの１６ビット数値を比較するた
めには１６個のビット比較器が必要であることを示して
いる。そのプロセスは直列的であるので、最終的な比較
出力を得るまでにはかなりの時間がかかる場合がある。
１６ビット比較の場合には、最終的な比較出力信号とな
るまでには少なくとも１６個のゲート遅延が発生せねば
ならない。このことは、最小桁ビット即ちＬＳＢのみが
異なる場合、又は比較中の１６個のビットの全ての大き
さが等しい場合における最悪の場合に対しても適用され
る。多くのコンパレータ適用例では高速性能を要求され
るので、この直列比較プロセスの速度を向上させること
が望まれている。
めには１６個のビット比較器が必要であることを示して
いる。そのプロセスは直列的であるので、最終的な比較
出力を得るまでにはかなりの時間がかかる場合がある。
１６ビット比較の場合には、最終的な比較出力信号とな
るまでには少なくとも１６個のゲート遅延が発生せねば
ならない。このことは、最小桁ビット即ちＬＳＢのみが
異なる場合、又は比較中の１６個のビットの全ての大き
さが等しい場合における最悪の場合に対しても適用され
る。多くのコンパレータ適用例では高速性能を要求され
るので、この直列比較プロセスの速度を向上させること
が望まれている。
【００１５】図３は本発明の１つの側面に基づく並列マ
グニチュードコンパレータの概略図を示している。図２
に示した如く、複数個のビット比較器が同一の入力と出
力とを有している。然しながら、図３が図２と異なる点
は、複数個のビット比較器は複数個のグループにセグメ
ント化されており、それらのグループは並列して互いに
独立的に動作する。図３を参照すると、複数個のビット
比較器が複数個のコンパレータグループ５０，６０，７
０，８０に分割されている。各ビット比較器の入力及び
出力は、図２に示したものと同じである。入力３６は、
比較すべき２つのビットを排他的ＯＲゲートを介して通
過することにより決定され、且つ入力３８は入力３６の
反転したものである。入力３８は入力３６の反転したも
のであり、従って、ビット比較器内部において発生させ
ることが可能であり且つ全く入力とすることは必要では
ない。入力３４は比較中の２つのビットのうちの第一ビ
ットに等しい。図２における如く、比較出力３２は比較
中の２つのビットの相対的な大きさに依存する。
グニチュードコンパレータの概略図を示している。図２
に示した如く、複数個のビット比較器が同一の入力と出
力とを有している。然しながら、図３が図２と異なる点
は、複数個のビット比較器は複数個のグループにセグメ
ント化されており、それらのグループは並列して互いに
独立的に動作する。図３を参照すると、複数個のビット
比較器が複数個のコンパレータグループ５０，６０，７
０，８０に分割されている。各ビット比較器の入力及び
出力は、図２に示したものと同じである。入力３６は、
比較すべき２つのビットを排他的ＯＲゲートを介して通
過することにより決定され、且つ入力３８は入力３６の
反転したものである。入力３８は入力３６の反転したも
のであり、従って、ビット比較器内部において発生させ
ることが可能であり且つ全く入力とすることは必要では
ない。入力３４は比較中の２つのビットのうちの第一ビ
ットに等しい。図２における如く、比較出力３２は比較
中の２つのビットの相対的な大きさに依存する。
【００１６】図２に関して上述した真理値表は図３にも
適用可能である。入力ビット３６が論理高である場合に
は、比較される２つのビットは互いに異なり、且つ入力
３４は比較出力３２として通過される。然しながら、入
力ビット３６が論理低である場合には、比較される２つ
のビットは互いに同一の大きさを有しており、且つ比較
入力３０は単純に比較出力３２として通過される。一例
として、コンパレータグループ５０の４個のビット比較
器５２，５４，５６，５８の各々が互いに等しいはずの
ビットを比較すると、最初のビット比較器５２の論理低
比較入力３０がコンパレータグループ５０の比較出力５
９としてその後のビット比較器５４，５６，５８を介し
て通過する。この時点において、論理低比較出力信号５
９は制御要素９０への入力である。コンパレータグルー
プ５０の出力比較信号５９は、最も高い次数のビット差
を有するビット比較器の比較出力３２と等しい。
適用可能である。入力ビット３６が論理高である場合に
は、比較される２つのビットは互いに異なり、且つ入力
３４は比較出力３２として通過される。然しながら、入
力ビット３６が論理低である場合には、比較される２つ
のビットは互いに同一の大きさを有しており、且つ比較
入力３０は単純に比較出力３２として通過される。一例
として、コンパレータグループ５０の４個のビット比較
器５２，５４，５６，５８の各々が互いに等しいはずの
ビットを比較すると、最初のビット比較器５２の論理低
比較入力３０がコンパレータグループ５０の比較出力５
９としてその後のビット比較器５４，５６，５８を介し
て通過する。この時点において、論理低比較出力信号５
９は制御要素９０への入力である。コンパレータグルー
プ５０の出力比較信号５９は、最も高い次数のビット差
を有するビット比較器の比較出力３２と等しい。
【００１７】１６ビットの例においては、コンパレータ
グループ５０が２つの数の４個の最小桁ビット（ＬＳ
Ｂ）の大きさを比較する。コンパレータグループ６０及
び７０は、夫々、ビット５−８及び９−１２の大きさを
比較し、一方コンパレータグループ８０は最大桁ビット
（ＭＳＢ）１３−１６の大きさを比較する。これらのビ
ットの比較は、これらのコンパレータグループ内におい
て直列的に行なわれ、コンパレータグループ５０，６
０，７０，８０は互いに並列的な対応で動作する。従っ
て、１６個のビット全ての比較は、図２の直列マグニチ
ュードコンパレータにおいて４個のビットを比較するの
にかかる時間と同一の時間において行なわれる。このこ
とは、並列マグニチュードコンパレータを使用するどの
ようなシステムに対しても性能が向上されていることを
意味している。当業者にとって明らかな如く、複数個の
ビット比較器を４個のグループに分割することは複数個
のビット比較器をグループ化する多数の態様のうちの単
に１つの態様であるに過ぎない。
グループ５０が２つの数の４個の最小桁ビット（ＬＳ
Ｂ）の大きさを比較する。コンパレータグループ６０及
び７０は、夫々、ビット５−８及び９−１２の大きさを
比較し、一方コンパレータグループ８０は最大桁ビット
（ＭＳＢ）１３−１６の大きさを比較する。これらのビ
ットの比較は、これらのコンパレータグループ内におい
て直列的に行なわれ、コンパレータグループ５０，６
０，７０，８０は互いに並列的な対応で動作する。従っ
て、１６個のビット全ての比較は、図２の直列マグニチ
ュードコンパレータにおいて４個のビットを比較するの
にかかる時間と同一の時間において行なわれる。このこ
とは、並列マグニチュードコンパレータを使用するどの
ようなシステムに対しても性能が向上されていることを
意味している。当業者にとって明らかな如く、複数個の
ビット比較器を４個のグループに分割することは複数個
のビット比較器をグループ化する多数の態様のうちの単
に１つの態様であるに過ぎない。
【００１８】コンパレータグループ５０，６０，７０，
８０の夫々の比較出力信号５９，６９，７９，８９は制
御要素９０へ入力される。制御要素９０によって選択さ
れるこれらの比較出力信号のうちの１つのみが、最終的
な比較出力１００として制御要素９０を介して通過され
る。制御要素９０は複数個のトランスミッションゲート
９２，９４，９６，９８を有しており、その各々は、夫
々、１つのコンパレータグループ５０，６０，７０，８
０に対応している。各トランスミッションゲートは、入
力として、対応するコンパレータグループからの比較出
力と、ブール方程式により決定される論理入力とを有し
ている。トランスミッションゲート９２は、その入力と
して、コンパレータグループ５０の比較出力５９と論理
入力９３とを有している。論理入力９３，９５，９７，
９９は、最も高い次数のビットの大きさの差を有するコ
ンパレータグループの比較出力のみが、最終的な比較出
力１００として制御要素９０から通過されることを確保
する。これらのビットのいずれもが異なるものではない
場合には、最も低い次数のコンパレータグループ５０の
比較出力５９が最終的な比較出力１００として制御要素
９０を介して通過される。
８０の夫々の比較出力信号５９，６９，７９，８９は制
御要素９０へ入力される。制御要素９０によって選択さ
れるこれらの比較出力信号のうちの１つのみが、最終的
な比較出力１００として制御要素９０を介して通過され
る。制御要素９０は複数個のトランスミッションゲート
９２，９４，９６，９８を有しており、その各々は、夫
々、１つのコンパレータグループ５０，６０，７０，８
０に対応している。各トランスミッションゲートは、入
力として、対応するコンパレータグループからの比較出
力と、ブール方程式により決定される論理入力とを有し
ている。トランスミッションゲート９２は、その入力と
して、コンパレータグループ５０の比較出力５９と論理
入力９３とを有している。論理入力９３，９５，９７，
９９は、最も高い次数のビットの大きさの差を有するコ
ンパレータグループの比較出力のみが、最終的な比較出
力１００として制御要素９０から通過されることを確保
する。これらのビットのいずれもが異なるものではない
場合には、最も低い次数のコンパレータグループ５０の
比較出力５９が最終的な比較出力１００として制御要素
９０を介して通過される。
【００１９】論理入力９３，９５，９７，９９は、次
式、即ちＳN ＝ＸN ＋ＸN-1 ＋ＸN-2＋ＸN-3 によって
決定され、ＸN は比較されるべき２つのビットを排他的
ＯＲ処理した結果である。特に、これらの論理入力は以
下の如くである。
式、即ちＳN ＝ＸN ＋ＸN-1 ＋ＸN-2＋ＸN-3 によって
決定され、ＸN は比較されるべき２つのビットを排他的
ＯＲ処理した結果である。特に、これらの論理入力は以
下の如くである。
【００２０】入力９９＝Ｓ16＝Ｘ16＋Ｘ15＋Ｘ14＋Ｘ13 入力９７＝Ｓ12＊Ｓ16＿＝（Ｘ12＋Ｘ11＋Ｘ10＋Ｘ9 ）
＊Ｓ16＿ 入力９５＝Ｓ8 ＊Ｓ12＿＊Ｓ16＿＝（Ｘ8 ＋Ｘ7 ＋Ｘ6
＋Ｘ5 ）＊Ｓ12＿＊Ｓ16＿ 入力９３＝Ｓ8 ＿＊Ｓ12＿＊Ｓ16＿ 尚、各英文字記号において末尾にアンダーラインを付し
たものはその英文字記号の上にオーバーラインを付した
ものと同じ意味であり、値が反転されていることを表わ
している。
＊Ｓ16＿ 入力９５＝Ｓ8 ＊Ｓ12＿＊Ｓ16＿＝（Ｘ8 ＋Ｘ7 ＋Ｘ6
＋Ｘ5 ）＊Ｓ12＿＊Ｓ16＿ 入力９３＝Ｓ8 ＿＊Ｓ12＿＊Ｓ16＿ 尚、各英文字記号において末尾にアンダーラインを付し
たものはその英文字記号の上にオーバーラインを付した
ものと同じ意味であり、値が反転されていることを表わ
している。
【００２１】論理入力９３，９５，９７，９９のうちの
１つが高状態である場合には、それの対応するトランス
ミッションゲートがターンオンし且つ対応するコンパレ
ータグループの比較出力５９，６９，７９又は８９がそ
のトランスミッションゲートを介して通過することを許
容する。然しながら、その論理入力が低状態である場合
には、それの対応するトランスミッションゲートはター
ンオフし且つ対応する比較出力信号がそのトランスミッ
ションゲートを介して通過することを不許可とする。こ
れらの方程式は、最も高い次数のビット差を有するコン
パレータグループの比較出力が最終的な比較出力１００
として通過されることを保証している。例えば、２つの
二進数がビット１４及びビット２に対して異なる大きさ
を有するものである場合には、その論理入力は、コンパ
レータグループ８０の比較出力８９が最終的な比較出力
１００として通過されることを確保する。何故ならば、
ビット１４はビット２よりもより桁位置が高いからであ
る。論理入力９３，９５，９７，９９の決定は、コンパ
レータグループ５０，６０，７０，８０が大きさ比較処
理を実行するのと同時的に行なわれる。この並列処理
は、適宜の比較出力５９，６９，７９，又は８９を制御
要素９０によって選択し且つコンパレータグループが比
較処理を完了した直後に最終的な比較出力１００として
通過させることを可能とする。制御要素９０は並列マグ
ニチュードコンパレータ比較時間に何等遅延を与えるも
のではない。何故ならば、制御要素９０は、グループ比
較出力５９，６９，７９，８９が制御要素９０を介して
通過される準備がなされている前又はそれと同時にその
動作を完了するからである。
１つが高状態である場合には、それの対応するトランス
ミッションゲートがターンオンし且つ対応するコンパレ
ータグループの比較出力５９，６９，７９又は８９がそ
のトランスミッションゲートを介して通過することを許
容する。然しながら、その論理入力が低状態である場合
には、それの対応するトランスミッションゲートはター
ンオフし且つ対応する比較出力信号がそのトランスミッ
ションゲートを介して通過することを不許可とする。こ
れらの方程式は、最も高い次数のビット差を有するコン
パレータグループの比較出力が最終的な比較出力１００
として通過されることを保証している。例えば、２つの
二進数がビット１４及びビット２に対して異なる大きさ
を有するものである場合には、その論理入力は、コンパ
レータグループ８０の比較出力８９が最終的な比較出力
１００として通過されることを確保する。何故ならば、
ビット１４はビット２よりもより桁位置が高いからであ
る。論理入力９３，９５，９７，９９の決定は、コンパ
レータグループ５０，６０，７０，８０が大きさ比較処
理を実行するのと同時的に行なわれる。この並列処理
は、適宜の比較出力５９，６９，７９，又は８９を制御
要素９０によって選択し且つコンパレータグループが比
較処理を完了した直後に最終的な比較出力１００として
通過させることを可能とする。制御要素９０は並列マグ
ニチュードコンパレータ比較時間に何等遅延を与えるも
のではない。何故ならば、制御要素９０は、グループ比
較出力５９，６９，７９，８９が制御要素９０を介して
通過される準備がなされている前又はそれと同時にその
動作を完了するからである。
【００２２】図３の並列マグニチュードコンパレータは
５つのゲート遅延を有している。即ち、例えばコンパレ
ータグループ５０におけるビット比較器５２，５４，５
６，５８等の１つのコンパレータグループにおいて直列
的に動作する各マグニチュードコンパレータに対する１
個のゲート遅延と、制御要素９０に対する１個のゲート
遅延である。ビット比較器は４つのグループに分割され
ているのでバッファ動作は必要ではない。このことは、
各ビット比較器に対して１個のゲート遅延でもって少な
くとも１６個のゲート遅延となる図２に示した直列マグ
ニチュード比較器と比較して著しい改良点である。１６
ビットの例においては、１６個の直列接続されたビット
比較器を介して伝播する場合に発生することによる信号
の劣化を回避するためにバッファ動作が必要である。直
列マグニチュードコンパレータにおいてバッファ動作が
使用される場合にはゲート遅延はより大きなものとな
る。４個のビット比較器毎にインバータを配置した場合
には、４個のエキストラなゲート遅延が発生し、全部で
２０個のゲート遅延となる。
５つのゲート遅延を有している。即ち、例えばコンパレ
ータグループ５０におけるビット比較器５２，５４，５
６，５８等の１つのコンパレータグループにおいて直列
的に動作する各マグニチュードコンパレータに対する１
個のゲート遅延と、制御要素９０に対する１個のゲート
遅延である。ビット比較器は４つのグループに分割され
ているのでバッファ動作は必要ではない。このことは、
各ビット比較器に対して１個のゲート遅延でもって少な
くとも１６個のゲート遅延となる図２に示した直列マグ
ニチュード比較器と比較して著しい改良点である。１６
ビットの例においては、１６個の直列接続されたビット
比較器を介して伝播する場合に発生することによる信号
の劣化を回避するためにバッファ動作が必要である。直
列マグニチュードコンパレータにおいてバッファ動作が
使用される場合にはゲート遅延はより大きなものとな
る。４個のビット比較器毎にインバータを配置した場合
には、４個のエキストラなゲート遅延が発生し、全部で
２０個のゲート遅延となる。
【００２３】図３に示した回路は２つの１６ビット数値
を比較するのに適切なものであるが、例えば３２ビット
とか６４ビット及び１２８ビット等のより大きな数の比
較を行なう場合には問題が発生する。例えば、図３の回
路を使用して２つの６４ビット数値を比較する場合に
は、多数のゲート遅延が発生し、それが迅速に大きさの
比較を与えねばならない回路において問題となる場合が
ある。６４ビット数値の場合には、１６個の並列グルー
プを１６個のトランスミッションゲートへ接続させるこ
とが可能である。その結果得られる１３の制御要素への
入力信号のファンインは少なくとも１６個の信号であ
る。更に、互いに直列的に接続されたより大きな数のマ
グニチュードコンパレータを有するということは、全体
的なマグニチュードコンパレータ動作の抵抗及び容量を
著しく増加させる場合がある。従って、図３の１つのレ
ベルの解決方法はこのような大きな数の比較を行なう場
合には実現不可能な場合がある。過剰なゲート遅延及び
過剰な負荷条件等に関連する問題に対処するためには図
３の回路を改良したものが必要である。
を比較するのに適切なものであるが、例えば３２ビット
とか６４ビット及び１２８ビット等のより大きな数の比
較を行なう場合には問題が発生する。例えば、図３の回
路を使用して２つの６４ビット数値を比較する場合に
は、多数のゲート遅延が発生し、それが迅速に大きさの
比較を与えねばならない回路において問題となる場合が
ある。６４ビット数値の場合には、１６個の並列グルー
プを１６個のトランスミッションゲートへ接続させるこ
とが可能である。その結果得られる１３の制御要素への
入力信号のファンインは少なくとも１６個の信号であ
る。更に、互いに直列的に接続されたより大きな数のマ
グニチュードコンパレータを有するということは、全体
的なマグニチュードコンパレータ動作の抵抗及び容量を
著しく増加させる場合がある。従って、図３の１つのレ
ベルの解決方法はこのような大きな数の比較を行なう場
合には実現不可能な場合がある。過剰なゲート遅延及び
過剰な負荷条件等に関連する問題に対処するためには図
３の回路を改良したものが必要である。
【００２４】図４を参照すると、本発明の１つの側面に
基づくブロック図１８０が示されている。マグニチュー
ドコンパレータブロック１８２は、図３の並列マグニチ
ュードコンパレータグループとノーマッチ（一致なし）
回路を有している。入力信号１８２及び１８４は、夫
々、比較中の第一及び第二の１６ビット数値のビットを
表わしている。複合比較出力信号１８８は全体的な比較
出力信号を表わしており、それは２つの１６ビット数値
を比較することから得られ、従って図３の最終的な比較
出力１００と等価である。ブロックノーマッチ出力信号
１９０は、比較中の２つの１６ビット数値が互いに正確
に一致するか否かを表わしている。図４内に含まれる並
列マグニチュードコンパレータ及びノーマッチ回路は、
２つの１６ビット数値を比較するために適用可能であ
る。然しながら、例えばマグニチュードコンパレータブ
ロック１８２等のマグニチュードコンパレータブロック
の拡大的な使用によって、ゲート遅延を最小としながら
より大きな数値を比較することを可能とする。
基づくブロック図１８０が示されている。マグニチュー
ドコンパレータブロック１８２は、図３の並列マグニチ
ュードコンパレータグループとノーマッチ（一致なし）
回路を有している。入力信号１８２及び１８４は、夫
々、比較中の第一及び第二の１６ビット数値のビットを
表わしている。複合比較出力信号１８８は全体的な比較
出力信号を表わしており、それは２つの１６ビット数値
を比較することから得られ、従って図３の最終的な比較
出力１００と等価である。ブロックノーマッチ出力信号
１９０は、比較中の２つの１６ビット数値が互いに正確
に一致するか否かを表わしている。図４内に含まれる並
列マグニチュードコンパレータ及びノーマッチ回路は、
２つの１６ビット数値を比較するために適用可能であ
る。然しながら、例えばマグニチュードコンパレータブ
ロック１８２等のマグニチュードコンパレータブロック
の拡大的な使用によって、ゲート遅延を最小としながら
より大きな数値を比較することを可能とする。
【００２５】次に図５を参照すると、本発明に基づくマ
ルチレベル並列マグニチュードコンパレータの概略図が
示されている。回路２００は、２つの１４ビット数値の
大きさを比較する手段を与えている。コンパレータブロ
ック２０１，２２０，２４０，２６０は図４のブロック
１８２と類似しており、即ちその各々は並列マグニチュ
ードコンパレータとノーマッチ回路とを有している。コ
ンパレータブロック２０１は、入力信号２０２及び２０
４を介して２つの６４ビット数値の１６個の最小桁ビッ
トを比較する。入力信号２０２は比較中の第一数値のビ
ットを表わしており、一方入力信号２０４は比較中の第
二数値のビットを表わしている。コンパレータブロック
２０１は２つの出力信号２０６及び２０８を有してお
り、それらの出力信号は図４の出力信号１８８及び１９
０と等価である。複合比較出力信号２０６は、比較中の
２つの数の１６個のＬＳＢの比較から得られる信号であ
り、且つブロックノーマッチ出力信号２０８は、比較中
の２つの数が互いに正確に等しいか否かを表わす。コン
パレータブロック２２０及び２４０は、それらの各々が
夫々ビット入力信号２２２，２２４及び２４２，２４４
を有しており、それらの各々が、夫々、複合比較出力信
号２２６及び２４６を発生すると共に、夫々、ブロック
ノーマッチ出力信号２２８及び２４８を発生するという
点においてコンパレータブロック２０１と類似してい
る。コンパレータブロック２２０は、ビット１７−３２
に対して大きさの比較及びノーマッチ（一致なし）発生
を実行し、一方コンパレータブロック２４０は比較すべ
き数値のビット３３−４８に対して同一の論理を実行す
る。最後に、コンパレータブロック２６０は、２つの６
４ビット数値の最大桁ビット（ＭＳＢ）であるビット４
９−６４に関して論理演算を行なう。
ルチレベル並列マグニチュードコンパレータの概略図が
示されている。回路２００は、２つの１４ビット数値の
大きさを比較する手段を与えている。コンパレータブロ
ック２０１，２２０，２４０，２６０は図４のブロック
１８２と類似しており、即ちその各々は並列マグニチュ
ードコンパレータとノーマッチ回路とを有している。コ
ンパレータブロック２０１は、入力信号２０２及び２０
４を介して２つの６４ビット数値の１６個の最小桁ビッ
トを比較する。入力信号２０２は比較中の第一数値のビ
ットを表わしており、一方入力信号２０４は比較中の第
二数値のビットを表わしている。コンパレータブロック
２０１は２つの出力信号２０６及び２０８を有してお
り、それらの出力信号は図４の出力信号１８８及び１９
０と等価である。複合比較出力信号２０６は、比較中の
２つの数の１６個のＬＳＢの比較から得られる信号であ
り、且つブロックノーマッチ出力信号２０８は、比較中
の２つの数が互いに正確に等しいか否かを表わす。コン
パレータブロック２２０及び２４０は、それらの各々が
夫々ビット入力信号２２２，２２４及び２４２，２４４
を有しており、それらの各々が、夫々、複合比較出力信
号２２６及び２４６を発生すると共に、夫々、ブロック
ノーマッチ出力信号２２８及び２４８を発生するという
点においてコンパレータブロック２０１と類似してい
る。コンパレータブロック２２０は、ビット１７−３２
に対して大きさの比較及びノーマッチ（一致なし）発生
を実行し、一方コンパレータブロック２４０は比較すべ
き数値のビット３３−４８に対して同一の論理を実行す
る。最後に、コンパレータブロック２６０は、２つの６
４ビット数値の最大桁ビット（ＭＳＢ）であるビット４
９−６４に関して論理演算を行なう。
【００２６】複合比較出力信号２０６，２２６，２４
６，２６６は、夫々、コンパレータブロック２０１，２
２０，２４０，２６０によって発生され、更に、夫々、
トランスミッションゲート２１０，２３０，２５０，２
７０への入力である。トランスミッションゲート２１
０，２３０，２５０，２７０は、夫々、コンパレータブ
ロック２０１，２２０，２４０，２６０へ対応してい
る。各トランスミッションゲートは２つの入力を有して
おり、即ち、複合比較出力信号及び論理入力信号であ
る。例えば、トランスミッションゲート２１０は、入力
信号として、複合比較信号２０６及び論理信号２１２を
有している。論理入力信号２１２，２３２，２５２，２
７２はブール方程式により決定される。これらの論理入
力信号は、大きさの差を有する最も高い次数のビットを
有するコンパレータブロックの複合比較出力信号のみが
最終的な比較出力２８０として通過されることを確保す
る。比較中のこれら２つの数のビットのいずれもが異な
るものではない場合には、最も低い次数のコンパレータ
ブロック２０１の複合比較出力信号２０６が最終的な比
較出力２８０としてそのトランスミッションゲート２１
０を介して通過される。一方、２つの６４ビット数値の
幾つかの対応するビットが一致しない場合には、差の最
も高い次数のビットを有するコンパレータブロックの複
合比較出力信号が最終的な比較出力２８０として通過さ
れる。
６，２６６は、夫々、コンパレータブロック２０１，２
２０，２４０，２６０によって発生され、更に、夫々、
トランスミッションゲート２１０，２３０，２５０，２
７０への入力である。トランスミッションゲート２１
０，２３０，２５０，２７０は、夫々、コンパレータブ
ロック２０１，２２０，２４０，２６０へ対応してい
る。各トランスミッションゲートは２つの入力を有して
おり、即ち、複合比較出力信号及び論理入力信号であ
る。例えば、トランスミッションゲート２１０は、入力
信号として、複合比較信号２０６及び論理信号２１２を
有している。論理入力信号２１２，２３２，２５２，２
７２はブール方程式により決定される。これらの論理入
力信号は、大きさの差を有する最も高い次数のビットを
有するコンパレータブロックの複合比較出力信号のみが
最終的な比較出力２８０として通過されることを確保す
る。比較中のこれら２つの数のビットのいずれもが異な
るものではない場合には、最も低い次数のコンパレータ
ブロック２０１の複合比較出力信号２０６が最終的な比
較出力２８０としてそのトランスミッションゲート２１
０を介して通過される。一方、２つの６４ビット数値の
幾つかの対応するビットが一致しない場合には、差の最
も高い次数のビットを有するコンパレータブロックの複
合比較出力信号が最終的な比較出力２８０として通過さ
れる。
【００２７】論理入力信号２１２，２３２，２５２，２
７２は、夫々、ブロックノーマッチ（Ｂｌｏｃｋ Ｎｏ
Ｍａｔｃｈ）出力信号２０８，２２８，２４８，２６
８の値に依存する。２つの６４ビット数値を比較する場
合には、ブロックノーマッチ出力信号は次式によって決
定される。即ち、ＮＭN ＝ＳN ＋ＳN-4 ＋ＳN-8 ＋Ｓ
N-12、尚ＮＭは「ノーマッチ（即ちＮｏ Ｍａｔｃ
ｈ）」を表わし、且つＳN は図３の論理入力９３，９
５，９７，９９を定義するために使用されるＳN と均等
の意味を有している。注意すべきことであるが、図３に
おいては、ＳN-12は必要ではなかったが、ここにおける
場合には必要である。特に、論理入力信号は次のように
定義される。
７２は、夫々、ブロックノーマッチ（Ｂｌｏｃｋ Ｎｏ
Ｍａｔｃｈ）出力信号２０８，２２８，２４８，２６
８の値に依存する。２つの６４ビット数値を比較する場
合には、ブロックノーマッチ出力信号は次式によって決
定される。即ち、ＮＭN ＝ＳN ＋ＳN-4 ＋ＳN-8 ＋Ｓ
N-12、尚ＮＭは「ノーマッチ（即ちＮｏ Ｍａｔｃ
ｈ）」を表わし、且つＳN は図３の論理入力９３，９
５，９７，９９を定義するために使用されるＳN と均等
の意味を有している。注意すべきことであるが、図３に
おいては、ＳN-12は必要ではなかったが、ここにおける
場合には必要である。特に、論理入力信号は次のように
定義される。
【００２８】入力２７２＝ＮＭ64＝Ｓ64＋Ｓ60＋Ｓ56＋
Ｓ52 入力２５２＝ＮＭ48＊ＮＭ64＿＝（Ｓ48＋Ｓ44＋Ｓ40＋
Ｓ36）＊ＮＭ64＿ 入力２３２＝ＮＭ32＊ＮＭ48＿＊ＮＭ64＿＝（Ｓ32＋Ｓ
28＋Ｓ24＋Ｓ20）＊ＮＭ48＿＊ＮＭ64＿ 入力２１２＝ＮＭ32＿＊ＮＭ48＿＊ＮＭ64＿ 論理入力信号２１２，２３２，２５２，２７２のうちの
１つが論理高である場合には、そのトランスミッション
ゲートがターンオンし且つ対応する複合比較出力信号２
０６，２２６，２４６又は２６６が最終的な比較出力２
８０として通過することを許容する。然しながら、論理
入力信号が論理低である場合には、そのトランスミッシ
ョンゲートがターンオフし且つ対応する複合比較出力信
号が該トランスミッションゲートを介して伝播すること
を許容することはない。これらの論理入力方程式は、最
も高い次数のビット差を有するコンパレータブロックの
複合比較出力信号が最終的な比較出力２８０として通過
することを保証する。例えば、２つの６４ビット数値が
ビット６３、ビット２５及びビット２に対して等しくな
い大きさを有する場合には、論理入力信号は、ＭＳＢコ
ンパレータブロック２６０の複合比較出力信号２６６が
最終的な比較出力２８０として通過されることを確保す
る。何故ならば、ビット６３はビット２５及びビット２
の両方よりもより桁位置が高いからである。
Ｓ52 入力２５２＝ＮＭ48＊ＮＭ64＿＝（Ｓ48＋Ｓ44＋Ｓ40＋
Ｓ36）＊ＮＭ64＿ 入力２３２＝ＮＭ32＊ＮＭ48＿＊ＮＭ64＿＝（Ｓ32＋Ｓ
28＋Ｓ24＋Ｓ20）＊ＮＭ48＿＊ＮＭ64＿ 入力２１２＝ＮＭ32＿＊ＮＭ48＿＊ＮＭ64＿ 論理入力信号２１２，２３２，２５２，２７２のうちの
１つが論理高である場合には、そのトランスミッション
ゲートがターンオンし且つ対応する複合比較出力信号２
０６，２２６，２４６又は２６６が最終的な比較出力２
８０として通過することを許容する。然しながら、論理
入力信号が論理低である場合には、そのトランスミッシ
ョンゲートがターンオフし且つ対応する複合比較出力信
号が該トランスミッションゲートを介して伝播すること
を許容することはない。これらの論理入力方程式は、最
も高い次数のビット差を有するコンパレータブロックの
複合比較出力信号が最終的な比較出力２８０として通過
することを保証する。例えば、２つの６４ビット数値が
ビット６３、ビット２５及びビット２に対して等しくな
い大きさを有する場合には、論理入力信号は、ＭＳＢコ
ンパレータブロック２６０の複合比較出力信号２６６が
最終的な比較出力２８０として通過されることを確保す
る。何故ならば、ビット６３はビット２５及びビット２
の両方よりもより桁位置が高いからである。
【００２９】論理信号入力２１２，２３２，２５２，２
７２の決定は、コンパレータブロック２０１，２２０，
２４０，２６０が大きさ比較演算を実行するのと同時に
行なわれる。この並列動作は、適宜の複合比較出力信号
２０６，２２６，２４６又は２６６が、コンパレータブ
ロックが比較演算を完了した直後に最終的な比較出力２
８０としてそのトランスミッションゲートを介して伝播
することを可能とする。トランスミッションゲート２１
０，２３０，２５０，２７０は並列マグニチュードコン
パレータ比較時間に殆ど遅延を加えることはない。何故
ならば、トランスミッションゲートは、通常、それの対
応するコンパレータブロックから複合比較出力信号を発
生する前にデコードされるからである。従って、図５に
示した如く、２つの６４ビット数値の比較の場合には、
単に６個のゲート遅延が必要とされるに過ぎない。即
ち、直列接続された個別的なマグニチュードコンパレー
タの各々に対して４個のゲート遅延が発生され、且つト
ランスミッションゲート即ち伝達ゲートの各々に対して
２つのゲート遅延が発生される。これは、マグニチュー
ドコンパレータが互いに直列接続されており且つ図２に
示した如く何等ヒエラルキ即ち階層的グループ化が使用
されていない従来技術と比較して著しい改良点である。
同じく重要なことであるが、図５のマルチレベル並列マ
グニチュードコンパレータ回路の場合には、図３に示し
た如く、２つの１６ビット数値を比較する場合よりも、
２つの６４ビット数値を比較する場合には単に１つのゲ
ート遅延だけ余分に発生されるに過ぎない。
７２の決定は、コンパレータブロック２０１，２２０，
２４０，２６０が大きさ比較演算を実行するのと同時に
行なわれる。この並列動作は、適宜の複合比較出力信号
２０６，２２６，２４６又は２６６が、コンパレータブ
ロックが比較演算を完了した直後に最終的な比較出力２
８０としてそのトランスミッションゲートを介して伝播
することを可能とする。トランスミッションゲート２１
０，２３０，２５０，２７０は並列マグニチュードコン
パレータ比較時間に殆ど遅延を加えることはない。何故
ならば、トランスミッションゲートは、通常、それの対
応するコンパレータブロックから複合比較出力信号を発
生する前にデコードされるからである。従って、図５に
示した如く、２つの６４ビット数値の比較の場合には、
単に６個のゲート遅延が必要とされるに過ぎない。即
ち、直列接続された個別的なマグニチュードコンパレー
タの各々に対して４個のゲート遅延が発生され、且つト
ランスミッションゲート即ち伝達ゲートの各々に対して
２つのゲート遅延が発生される。これは、マグニチュー
ドコンパレータが互いに直列接続されており且つ図２に
示した如く何等ヒエラルキ即ち階層的グループ化が使用
されていない従来技術と比較して著しい改良点である。
同じく重要なことであるが、図５のマルチレベル並列マ
グニチュードコンパレータ回路の場合には、図３に示し
た如く、２つの１６ビット数値を比較する場合よりも、
２つの６４ビット数値を比較する場合には単に１つのゲ
ート遅延だけ余分に発生されるに過ぎない。
【００３０】トランスミッションゲートではなくトライ
ステートゲートを使用した本発明の別の実施例を図６に
示してある。図６は３つの入力、即ちＩＮＰＵＴ、ＬＯ
ＧＩＣ ＩＮＰＵＴ、ＬＯＧＩＣ ＩＮＰＵＴ＿を有す
るトライステートゲート３００を示している。ＩＮＰＵ
Ｔは対応するコンパレータグループからの比較出力信号
であり、且つ図３に示したグループ比較出力５９，６
９，７９，８９に類似している。ＬＯＧＩＣ ＩＮＰＵ
Ｔは図３の論理入力９３，９５，９７，９９に類似して
おり、ＬＯＧＩＣ ＩＮＰＵＴは上述したのと同一のＳ
N 方程式によって決定される。ＬＯＧＩＣ ＩＮＰＵＴ
＿は単にＬＯＧＩＣ ＩＮＰＵＴの反転したものであ
る。ＯＵＴＰＵＴ信号はＩＮＰＵＴ信号及びＬＯＧＩＣ
ＩＮＰＵＴ信号の状態によって決定される。ＬＯＧＩ
Ｃ ＩＮＰＵＴが論理高であり且つＬＯＧＩＣ ＩＮＰ
ＵＴ＿が論理低である場合には、ＩＮＰＵＴ信号は反転
され且つＯＵＴＰＵＴとして通過される。ＬＯＧＩＣ
ＩＮＰＵＴが論理低である場合には、ＬＯＧＩＣ ＩＮ
ＰＵＴ＿は論理高であり、且つトライステートゲート３
００は、実効的、高インピーダンス状態にあり且つシャ
ットオフし何も通過させることを許容することはない。
ステートゲートを使用した本発明の別の実施例を図６に
示してある。図６は３つの入力、即ちＩＮＰＵＴ、ＬＯ
ＧＩＣ ＩＮＰＵＴ、ＬＯＧＩＣ ＩＮＰＵＴ＿を有す
るトライステートゲート３００を示している。ＩＮＰＵ
Ｔは対応するコンパレータグループからの比較出力信号
であり、且つ図３に示したグループ比較出力５９，６
９，７９，８９に類似している。ＬＯＧＩＣ ＩＮＰＵ
Ｔは図３の論理入力９３，９５，９７，９９に類似して
おり、ＬＯＧＩＣ ＩＮＰＵＴは上述したのと同一のＳ
N 方程式によって決定される。ＬＯＧＩＣ ＩＮＰＵＴ
＿は単にＬＯＧＩＣ ＩＮＰＵＴの反転したものであ
る。ＯＵＴＰＵＴ信号はＩＮＰＵＴ信号及びＬＯＧＩＣ
ＩＮＰＵＴ信号の状態によって決定される。ＬＯＧＩ
Ｃ ＩＮＰＵＴが論理高であり且つＬＯＧＩＣ ＩＮＰ
ＵＴ＿が論理低である場合には、ＩＮＰＵＴ信号は反転
され且つＯＵＴＰＵＴとして通過される。ＬＯＧＩＣ
ＩＮＰＵＴが論理低である場合には、ＬＯＧＩＣ ＩＮ
ＰＵＴ＿は論理高であり、且つトライステートゲート３
００は、実効的、高インピーダンス状態にあり且つシャ
ットオフし何も通過させることを許容することはない。
【００３１】４個のトライステートゲート３００が図３
に示した４個のトランスミッションゲートにとって代わ
り同一のステージにおいて多重化動作及びバッファ動作
の両方を行なう。これら４個のパスゲートの出力は単一
の最終的な比較出力１００を与えるように結線される。
この場合には、図３に示した１６ビット並列マグニチュ
ードコンパレータに対しバッファ動作が必要とされるこ
とはない。
に示した４個のトランスミッションゲートにとって代わ
り同一のステージにおいて多重化動作及びバッファ動作
の両方を行なう。これら４個のパスゲートの出力は単一
の最終的な比較出力１００を与えるように結線される。
この場合には、図３に示した１６ビット並列マグニチュ
ードコンパレータに対しバッファ動作が必要とされるこ
とはない。
【００３２】図６のトライステートゲート３００につい
て図３に示したトランスミッションゲートの代替物とし
て説明した。当業者にとって明らかな如く、トライステ
ートゲート３００は、図５のトランスミッションゲート
２１０，２３０，２５０，２７０の代わりに使用するの
にも適している。
て図３に示したトランスミッションゲートの代替物とし
て説明した。当業者にとって明らかな如く、トライステ
ートゲート３００は、図５のトランスミッションゲート
２１０，２３０，２５０，２７０の代わりに使用するの
にも適している。
【００３３】マルチレベル並列マグニチュードコンパレ
ータについてＦＩＦＯフラッグ発生回路に関連して説明
した。該マグニチュードコンパレータは、例えば演算論
理装置（ＡＬＵ）及び１つの数値の大きさを別の数値の
大きさに対して相対的に決定することが必要なコンピュ
ータのマイクロプロセサ等のその他の多数の適用場面に
おいて使用することも可能である。本発明は、２つの大
きな数値を比較する場合に特に重要であり、且つ最終的
な比較出力信号を発生する前に信号が伝播せねばならな
いゲートの数を最小とすることが望ましい適用場面にと
って重要である。ビデオ技術、画像処理、内容アドレス
可能メモリ（ＣＡＭ）等は、全て、本発明を適用するこ
との可能な技術分野の例である。
ータについてＦＩＦＯフラッグ発生回路に関連して説明
した。該マグニチュードコンパレータは、例えば演算論
理装置（ＡＬＵ）及び１つの数値の大きさを別の数値の
大きさに対して相対的に決定することが必要なコンピュ
ータのマイクロプロセサ等のその他の多数の適用場面に
おいて使用することも可能である。本発明は、２つの大
きな数値を比較する場合に特に重要であり、且つ最終的
な比較出力信号を発生する前に信号が伝播せねばならな
いゲートの数を最小とすることが望ましい適用場面にと
って重要である。ビデオ技術、画像処理、内容アドレス
可能メモリ（ＣＡＭ）等は、全て、本発明を適用するこ
との可能な技術分野の例である。
【００３４】以上、本発明を好適実施例に基づいて説明
したが、本発明の技術的範囲を逸脱することなしに種々
の変形が可能であることはもちろんである。例えば、図
３において直列接続されているマグニチュードコンパレ
ータの数は４個であるが、その数は任意なものであって
例えばその数を８個とすることが可能であることは当業
者にとって明らかである。同様に図５において、２つの
６４ビット数値の大きさを比較することを容易とするた
めに４個のコンパレータブロックを並列的に配置してい
る。更に、本発明の技術的範囲を逸脱することなしにコ
ンパレータブロックの数を変化させることが可能である
ことは当業者に明らかである。例えば、コンパレータブ
ロック内において直列接続されているマグニチュードコ
ンパレータの数を４個から８個へ増加させた場合には、
２つの６４ビット数値を比較するのに２個のコンパレー
タブロックが必要とされるに過ぎない。又、更に大きな
二進数値の大きさを比較することを容易とするために、
付加的なレベルのゲート動作要素を設けることも可能で
ある。
したが、本発明の技術的範囲を逸脱することなしに種々
の変形が可能であることはもちろんである。例えば、図
３において直列接続されているマグニチュードコンパレ
ータの数は４個であるが、その数は任意なものであって
例えばその数を８個とすることが可能であることは当業
者にとって明らかである。同様に図５において、２つの
６４ビット数値の大きさを比較することを容易とするた
めに４個のコンパレータブロックを並列的に配置してい
る。更に、本発明の技術的範囲を逸脱することなしにコ
ンパレータブロックの数を変化させることが可能である
ことは当業者に明らかである。例えば、コンパレータブ
ロック内において直列接続されているマグニチュードコ
ンパレータの数を４個から８個へ増加させた場合には、
２つの６４ビット数値を比較するのに２個のコンパレー
タブロックが必要とされるに過ぎない。又、更に大きな
二進数値の大きさを比較することを容易とするために、
付加的なレベルのゲート動作要素を設けることも可能で
ある。
【００３５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づくＦＩＦＯフラッグ発生回路
のブロック図。
のブロック図。
【図２】 従来技術において使用されている直列マグニ
チュードコンパレータの概略図。
チュードコンパレータの概略図。
【図３】 本発明の一側面に基づく並列マグニチュード
コンパレータの概略図。
コンパレータの概略図。
【図４】 本発明の一側面に基づくブロック図。
【図５】 本発明に基づくマルチレベル並列マグニチュ
ードコンパレータの概略図。
ードコンパレータの概略図。
【図６】 本発明に基づくトライステートゲートの概略
図。
図。
１０ カウンタ １２ 減算器 １４ コンパレータ（比較器） １６ デグリッチ回路 １８ 書込クロック ２０ 読取クロック ２２ 書込リセットクロック ２４ 読取リセットクロック ２６ 書込カウント ２８ 読取カウント ５０，６０，７０，８０ コンパレータグループ ５２，５４，５６，５８ ビット比較器 ９０ 制御要素 １００ 最終的比較出力
Claims (33)
- 【請求項１】 マルチレベルマグニチュードコンパレー
タにおいて、複数個のコンパレータブロックが設けられ
ており、各コンパレータブロックは第一二進値の一部及
び第二二進値の対応する一部を定義する連続するビット
の間の大きさ比較動作を行なうものであり、且つ各コン
パレータブロックは大きさ比較動作の結果を表わす複合
比較出力信号及び第一二進値の一部と第二二進値の対応
する一部とが正確に一致するか否かを表わすノーマッチ
出力信号を発生し、且つ複数個のゲート動作要素が設け
られており、各ゲート動作要素は１個のコンパレータブ
ロックに対応しており且つ対応するコンパレータブロッ
クの複合比較出力信号に等しい第一信号入力を有すると
共に対応するコンパレータブロック又はより高い次数の
コンパレータブロックにおいて比較されたビットが一致
することによって決定される第二信号入力を有している
ことを特徴とするマルチレベルマグニチュードコンパレ
ータ。 - 【請求項２】 請求項１において、各コンパレータブロ
ックが、出力信号を発生する複数個のコンパレータグル
ープに分割されている複数個のビットコンパレータであ
ってその各々が第一ビットと第二ビットとの間の大きさ
を比較する複数個のビットコンパレータと、前記コンパ
レータグループの出力へ接続された入力を有すると共に
前記コンパレータグループの出力のうちの１つをその出
力として選択する制御要素とを有することを特徴とする
マグニチュードコンパレータ。 - 【請求項３】 請求項２において、特定のコンパレータ
ブロックに対するノーマッチ出力信号が、第一二進値の
一部及び第二二進値の対応する一部を定義する連続する
ビットに関して論理演算することによって得られること
を特徴とするマグニチュードコンパレータ。 - 【請求項４】 請求項３において、各コンパレータブロ
ックのノーマッチ出力信号が前記ゲート動作要素を制御
することが可能であることを特徴とするマグニチュード
コンパレータ。 - 【請求項５】 請求項１において、前記コンパレータブ
ロック及びゲート動作要素がそれらの夫々の機能を同時
的に実行することを特徴とするマグニチュードコンパレ
ータ。 - 【請求項６】 少なくとも第一レベルマグニチュードコ
ンパレータと第二レベルマグニチュードコンパレータと
が設けられており、前記第一レベルマグニチュードコン
パレータは複数個のコンパレータブロック及びゲート動
作要素を有しており、それらは第二レベルマグニチュー
ドコンパレータのコンパレータブロック内において複製
して設けられており、前記第二レベルマグニチュードコ
ンパレータは、更に、それが第一レベルマグニチュード
コンパレータよりもより大きな二進値の大きさを比較す
ることが可能であるように複数個のコンパレータブロッ
クとゲート動作要素とを有することを特徴とするマグニ
チュードコンパレータ。 - 【請求項７】 請求項１において、前記ゲート動作要素
がどのコンパレータブロックが一致しないもっとも高い
次数のビットを有するかを決定することを特徴とするマ
グニチュードコンパレータ。 - 【請求項８】 請求項１において、各ゲート動作要素
が、前記ゲート動作要素が第一値入力を前記ゲート動作
要素からの出力信号とすることを可能とするか否かを決
定する第一及び第二値入力を受取ることを特徴とするマ
グニチュードコンパレータ。 - 【請求項９】 請求項８において、前記ゲート動作要素
が前記ゲート動作要素の第一致入力を前記ゲート動作要
素からの出力とすることを不許可とすることが可能であ
ることを特徴とするマグニチュードコンパレータ。 - 【請求項１０】 請求項８において、前記複数個のゲー
ト動作要素のうちの１つのみが前記ゲート動作要素の第
一値入力が前記ゲート動作要素からの出力信号とするこ
とを可能とすることが可能であることを特徴とするマグ
ニチュードコンパレータ。 - 【請求項１１】 請求項１において、前記ゲート動作要
素がトランスミッションゲートであることを特徴とする
マグニチュードコンパレータ。 - 【請求項１２】 請求項１において、前記ゲート動作要
素がトライステートとすることが可能なゲートであるこ
とを特徴とするマグニチュードコンパレータ。 - 【請求項１３】 請求項２において、各コンパレータグ
ループが他の全てのコンパレータグループとは独立して
いることを特徴とするマグニチュードコンパレータ。 - 【請求項１４】 請求項１３において、前記コンパレー
タグループが複数個のビットを同時的に比較することを
特徴とするマグニチュードコンパレータ。 - 【請求項１５】 請求項１３において、前記コンパレー
タグループ及び制御要素がそれらの夫々の機能を同時的
に実行することを特徴とするマグニチュードコンパレー
タ。 - 【請求項１６】 請求項２において、各ビット比較器が
次のビット比較器へ入力される比較出力を発生すること
を特徴とするマグニチュードコンパレータ。 - 【請求項１７】 請求項１６において、前記コンパレー
タグループの最初のビット比較器はその比較入力として
所定のレベルに設定された信号を有していることを特徴
とするマグニチュードコンパレータ。 - 【請求項１８】 請求項１６において、各ビット比較器
は第一値入力と、第二値入力と、第三値入力とを有する
ことを特徴とするマグニチュードコンパレータ。 - 【請求項１９】 請求項１８において、前記第一値入力
は比較中の第一ビット及び第二ビットに関する論理演算
を行なうことによって決定される１ビット値であり、且
つ演算中の論理が、比較中のこれら２つのビットが等し
くないか否かを決定することを特徴とするマグニチュー
ドコンパレータ。 - 【請求項２０】 請求項１９において、前記第二値入力
が比較されるべき第一ビットの値と等しいことを特徴と
するマグニチュードコンパレータ。 - 【請求項２１】 請求項１９において、前記比較される
べき第一ビット及び第二ビットが、夫々、ＦＩＦＯ読取
カウント及びＦＩＦＯ書込カウントであることを特徴と
するマグニチュードコンパレータ。 - 【請求項２２】 請求項１８において、前記第三値入力
が前のビット比較器によって発生された比較出力信号で
あることを特徴とするマグニチュードコンパレータ。 - 【請求項２３】 請求項２において、前記制御要素が、
どのコンパレータグループが一致することのない最も高
い次数のビットを有するかを決定することを特徴とする
マグニチュードコンパレータ。 - 【請求項２４】 請求項２３において、前記制御要素
が、複数個のゲートを有しており、その各々が前記コン
パレータグループの１つに対応していることを特徴とす
るマグニチュードコンパレータ。 - 【請求項２５】 請求項２４において、前記制御要素が
複数個のトランスミッションゲートを有しており、その
各々が前記コンパレータグループの１つに対応している
ことを特徴とするマグニチュードコンパレータ。 - 【請求項２６】 請求項２４において、前記制御要素が
複数個のトライステート可能なゲートを有しており、そ
の各々が前記コンパレータグループの１つに対応してい
ることを特徴とするマグニチュードコンパレータ。 - 【請求項２７】 請求項２４において、前記ゲートが第
一及び第二値入力を受取り、前記第一及び第二値入力
は、前記ゲートが前記第一値入力を前記ゲートからの出
力信号とすることを可能とするか否かを決定することを
特徴とするマグニチュードコンパレータ。 - 【請求項２８】 請求項２７において、前記第一値入力
が対応するコンパレータグループからの出力信号である
ことを特徴とするマグニチュードコンパレータ。 - 【請求項２９】 請求項２８において、前記第二値入力
が現在のコンパレータグループ又はより高い次数のコン
パレータグループにおいて比較されたビットが一致する
か否かによって決定されることを特徴とするマグニチュ
ードコンパレータ。 - 【請求項３０】 請求項２７において、前記ゲートが前
記ゲートの第一値入力が前記ゲートからの出力とするこ
とを不許可とすることが可能であることを特徴とするマ
グニチュードコンパレータ。 - 【請求項３１】 請求項２７において、前記複数個のゲ
ートのうちの１つのみが、前記ゲートの第一値入力を前
記ゲートからの出力信号とすることを可能とすることが
可能であることを特徴とするマグニチュードコンパレー
タ。 - 【請求項３２】 請求項２４において、２つの６４ビッ
ト数字の大きさを比較する場合に、４個のコンパレータ
ブロックが存在しており、各ブロックが４個のコンパレ
ータグループを有しており、各グループが４個のビット
比較器を有していることを特徴とするマグニチュードコ
ンパレータ。 - 【請求項３３】 請求項３２において、前記４個のコン
パレータグループの各々が１個のゲートに対応している
ことを特徴とするマグニチュードコンパレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/020,045 US5400007A (en) | 1992-04-30 | 1993-02-19 | Multiple level parallel magnitude comparator |
| US20045 | 1993-02-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0798646A true JPH0798646A (ja) | 1995-04-11 |
| JP3517442B2 JP3517442B2 (ja) | 2004-04-12 |
Family
ID=21796437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02281494A Expired - Fee Related JP3517442B2 (ja) | 1993-02-19 | 1994-02-21 | マルチレベル並列マグニチュードコンパレータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5400007A (ja) |
| EP (1) | EP0612008B1 (ja) |
| JP (1) | JP3517442B2 (ja) |
| DE (1) | DE69424327T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129218A (ja) * | 2003-10-21 | 2005-05-19 | Stmicroelectronics Inc | マグニチュード内容参照可能メモリ |
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|---|---|---|---|---|
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| US5630160A (en) * | 1995-03-08 | 1997-05-13 | Texas Instruments Incorporated | Floating point exponent compare using repeated two bit compare cell |
| US5592142A (en) * | 1995-09-15 | 1997-01-07 | International Business Machines Corporation | High speed greater than or equal to compare circuit |
| US6356354B1 (en) | 1998-09-18 | 2002-03-12 | Hewlett-Packard Co. | System having an arithmetic-logic circuit for determining the maximum or minimum of a plurality of codes |
| US6191623B1 (en) * | 1998-09-29 | 2001-02-20 | Lucent Technologies Inc. | Multi-input comparator |
| US7401180B1 (en) * | 2001-12-27 | 2008-07-15 | Netlogic Microsystems, Inc. | Content addressable memory (CAM) device having selectable access and method therefor |
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| FR2857526B1 (fr) * | 2003-07-08 | 2005-10-07 | Atmel Nantes Sa | DISPOSITIF DE COMPARAISON DE DEUX MOTS DE n BITS CHACUN |
| US7362248B2 (en) * | 2005-11-22 | 2008-04-22 | Stmicroelectronics, Inc. | Temperature tamper detection circuit and method |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69424327D1 (de) | 2000-06-15 |
| JP3517442B2 (ja) | 2004-04-12 |
| DE69424327T2 (de) | 2000-08-24 |
| EP0612008A1 (en) | 1994-08-24 |
| US5400007A (en) | 1995-03-21 |
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