JP3142071B2 - ディジタル・デファジィファイヤ回路 - Google Patents
ディジタル・デファジィファイヤ回路Info
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- JP3142071B2 JP3142071B2 JP03323663A JP32366391A JP3142071B2 JP 3142071 B2 JP3142071 B2 JP 3142071B2 JP 03323663 A JP03323663 A JP 03323663A JP 32366391 A JP32366391 A JP 32366391A JP 3142071 B2 JP3142071 B2 JP 3142071B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はファジィ推論を行なうハ
ードウェアにおいて、ファジィ量を確定値に変換するデ
ィジタル・デファジィファイヤ回路に関する。
ードウェアにおいて、ファジィ量を確定値に変換するデ
ィジタル・デファジィファイヤ回路に関する。
【０００２】
【従来の技術】ファジィ情報は複数のライン上に分布し
た電気信号として現われる。即ち、アナログ式ファジィ
コンピュータにおいて、その最終推論結果はアナログ出
力により得られる。したがって、これらの信号を使って
アクチュエータ等を操作するには、電気信号を操作量に
変換する必要があり、この変換機構をデファジィファイ
ヤと言い、通常、ファジィ量の重心演算によって行なわ
れる。従来技術としては、例えば特開平２−５４３０１
号等の各種の方式のものが提案されている。
た電気信号として現われる。即ち、アナログ式ファジィ
コンピュータにおいて、その最終推論結果はアナログ出
力により得られる。したがって、これらの信号を使って
アクチュエータ等を操作するには、電気信号を操作量に
変換する必要があり、この変換機構をデファジィファイ
ヤと言い、通常、ファジィ量の重心演算によって行なわ
れる。従来技術としては、例えば特開平２−５４３０１
号等の各種の方式のものが提案されている。
【０００３】
【発明が解決しようとする課題】上記した従来装置は、
詳細説明を省略するが、変換要素の数に応じてメンバー
シップ関数回路を必要とするばかりか、出力が電流値で
出るものである。しかしマイクロコンピュータが多用さ
れている現在、ディジタル量の出力を必要とする場合も
ある。この際、ディジタル技術及びマイクロコンピュー
タプログラムにより、ファジィ推論を実現することも可
能であり、現に行なわれてもいる。しかし、ディジタル
式ではデータ処理がシーケンシャルに行なわれるため、
演算速度がアナログ式に比して遅い欠点がある。そこ
で、ファジィ推論をアナログ式ファジィコンピュータで
行ない、その演算結果をディジタル処理装置に渡すシス
テムにより、処理の高速化をはたす必要性がある。本発
明は上記事情に鑑みてなされたものであり、ファジィ推
論結果をディジタル出力値として得るディジタル・デフ
ァジィファイヤ回路を提供することを目的としている。
詳細説明を省略するが、変換要素の数に応じてメンバー
シップ関数回路を必要とするばかりか、出力が電流値で
出るものである。しかしマイクロコンピュータが多用さ
れている現在、ディジタル量の出力を必要とする場合も
ある。この際、ディジタル技術及びマイクロコンピュー
タプログラムにより、ファジィ推論を実現することも可
能であり、現に行なわれてもいる。しかし、ディジタル
式ではデータ処理がシーケンシャルに行なわれるため、
演算速度がアナログ式に比して遅い欠点がある。そこ
で、ファジィ推論をアナログ式ファジィコンピュータで
行ない、その演算結果をディジタル処理装置に渡すシス
テムにより、処理の高速化をはたす必要性がある。本発
明は上記事情に鑑みてなされたものであり、ファジィ推
論結果をディジタル出力値として得るディジタル・デフ
ァジィファイヤ回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は複数本のライン上に分布したファジィ情報
を表わす電気信号のそれぞれに、ラインの順位に応じた
値を乗じてそれらを加算する重み付加算回路と、前記電
気信号を重み付けせずに加算する単純加算回路と、前記
単純加算回路の共通点に接続した定電流源と、前記重み
付加算回路の共通点に接続したＤ／Ａ変換器と、前記重
み付加算回路の共通点の電位と単純加算回路の共通点の
電位が等しくなるよう制御されたディジタル値を出力す
る制御回路とを備えると共に、前記制御回路から出力さ
れたディジタル値に応じた電流を重み付加算回路の共通
点に発生せしめ、前記Ｄ／Ａ変換器に出力されたディジ
タル値を確定値とするよう構成した。
め、本発明は複数本のライン上に分布したファジィ情報
を表わす電気信号のそれぞれに、ラインの順位に応じた
値を乗じてそれらを加算する重み付加算回路と、前記電
気信号を重み付けせずに加算する単純加算回路と、前記
単純加算回路の共通点に接続した定電流源と、前記重み
付加算回路の共通点に接続したＤ／Ａ変換器と、前記重
み付加算回路の共通点の電位と単純加算回路の共通点の
電位が等しくなるよう制御されたディジタル値を出力す
る制御回路とを備えると共に、前記制御回路から出力さ
れたディジタル値に応じた電流を重み付加算回路の共通
点に発生せしめ、前記Ｄ／Ａ変換器に出力されたディジ
タル値を確定値とするよう構成した。
【０００５】
【実施例】以下図面を参照して実施例を説明する。図１
は本発明によるディジタル・デファジィファイヤ回路の
一実施例の構成図である。図において、１はファジィバ
スで図示しない推論エンジンに接続される。２は重み付
加算回路でＲ0 ，Ｒ1 〜Ｒ7 は重み付加算抵抗である。
又、３は単純加算回路でＲは単純加算抵抗であり、ファ
ジィバス１に接続される。４はＤ／Ａ変換器で、その内
部にはスイッチ素子Ｓ0 ，Ｓ1 〜Ｓ7 があって、それら
はトランジスタＴを介して重み付けされた抵抗Ｒ00〜Ｒ
07に接続される。そして重み付加算抵抗の共通端子とＤ
／Ａ変換器内のスイッチ素子の共通端子とを接続し（そ
の点をＢ点とする）、一方、単純加算抵抗の共通端子
（その点をＣ点とする）は定電流源５に接続される。Ｂ
点とＣ点はコンパレータ６に入力され、その出力は制御
回路７に接続される。
は本発明によるディジタル・デファジィファイヤ回路の
一実施例の構成図である。図において、１はファジィバ
スで図示しない推論エンジンに接続される。２は重み付
加算回路でＲ0 ，Ｒ1 〜Ｒ7 は重み付加算抵抗である。
又、３は単純加算回路でＲは単純加算抵抗であり、ファ
ジィバス１に接続される。４はＤ／Ａ変換器で、その内
部にはスイッチ素子Ｓ0 ，Ｓ1 〜Ｓ7 があって、それら
はトランジスタＴを介して重み付けされた抵抗Ｒ00〜Ｒ
07に接続される。そして重み付加算抵抗の共通端子とＤ
／Ａ変換器内のスイッチ素子の共通端子とを接続し（そ
の点をＢ点とする）、一方、単純加算抵抗の共通端子
（その点をＣ点とする）は定電流源５に接続される。Ｂ
点とＣ点はコンパレータ６に入力され、その出力は制御
回路７に接続される。
【０００６】図２は制御回路の詳細図であり、その概要
を説明する。図２において、11はシフトレジスタでクロ
ック信号φの入力により出力Ｑ0 〜Ｑ7 に順次出力し、
最終ビットの比較が終了した時点ではＱ7 ＤＥＬ信号の
トリガで検出し、その結果を外部回路に知らせる（後述
する）。12はスイッチ制御回路で、この出力は対応する
スイッチ素子へ接続される。図では１回路のみについて
表示されているが、スイッチ素子分だけ設けてある。要
するにＳＴＡＲＴ信号により、シフトレジスタ11もスイ
ッチ素子12も全体がリセットされ、クロック信号φによ
りシフトレジスタ11の出力ポートＱi が逐次「Ｈ」レベ
ルとなる。そのとき前記「Ｈ」レベルに対応するスイッ
チ制御回路12が「ＯＮ」信号を出力し、Ｄ／Ａ変換器の
対応スイッチを「ＯＮ」する。
を説明する。図２において、11はシフトレジスタでクロ
ック信号φの入力により出力Ｑ0 〜Ｑ7 に順次出力し、
最終ビットの比較が終了した時点ではＱ7 ＤＥＬ信号の
トリガで検出し、その結果を外部回路に知らせる（後述
する）。12はスイッチ制御回路で、この出力は対応する
スイッチ素子へ接続される。図では１回路のみについて
表示されているが、スイッチ素子分だけ設けてある。要
するにＳＴＡＲＴ信号により、シフトレジスタ11もスイ
ッチ素子12も全体がリセットされ、クロック信号φによ
りシフトレジスタ11の出力ポートＱi が逐次「Ｈ」レベ
ルとなる。そのとき前記「Ｈ」レベルに対応するスイッ
チ制御回路12が「ＯＮ」信号を出力し、Ｄ／Ａ変換器の
対応スイッチを「ＯＮ」する。
【０００７】次に作用について説明する。先ず、制御の
基本は単純加算回路の共通点Ｃが定電流源５に接続され
た状態下において、重み付加算回路の共通点Ｂの電位と
単純加算回路の共通点Ｃの電位がコンパレータ６に入力
され、このコンパレータの出力に応じて制御回路７から
Ｄ／Ａ変換器４を制御して、前記電位差が０になるよう
にするものである。即ち、Ｂ，Ｃ間の電位差が０になる
ときのＤ／Ａ変換器への出力がファジィ演算結果の確定
値である。そしてシフトレジスタ11に着目すると、クロ
ック信号φが入力されてあり、ＳＴＡＲＴ信号の入力に
より全体がリセットされる。ここで入力「１」はクロッ
ク信号に応じて、順次シフトレジスタ11の出力ポートＱ
i 出力を「Ｈ」レベルにして移動する。即ち、Ｑ0 →Ｑ
1 ，…Ｑ7 と出力する。この移動するＱi 信号が「Ｈ」
レベルのとき、対応するスイッチ制御回路12が「ＯＮ」
信号を出力し、Ｄ／Ａ変換器４内の対応スイッチ素子Ｓ
0 ，Ｓ1 〜Ｓ7 を順次「ＯＮ」する。このときＢ，Ｃ間
の電位差に相当するコンパレータ出力がスイッチ制御回
路12に入力され、Ｑi 信号の１／２クロック遅れた信号
Ｑi ＤＥＬによりラッチされる。そしてコンパレータ出
力が「Ｈ」レベルのときは、そのままスイッチの「Ｏ
Ｎ」状態が継続される。
基本は単純加算回路の共通点Ｃが定電流源５に接続され
た状態下において、重み付加算回路の共通点Ｂの電位と
単純加算回路の共通点Ｃの電位がコンパレータ６に入力
され、このコンパレータの出力に応じて制御回路７から
Ｄ／Ａ変換器４を制御して、前記電位差が０になるよう
にするものである。即ち、Ｂ，Ｃ間の電位差が０になる
ときのＤ／Ａ変換器への出力がファジィ演算結果の確定
値である。そしてシフトレジスタ11に着目すると、クロ
ック信号φが入力されてあり、ＳＴＡＲＴ信号の入力に
より全体がリセットされる。ここで入力「１」はクロッ
ク信号に応じて、順次シフトレジスタ11の出力ポートＱ
i 出力を「Ｈ」レベルにして移動する。即ち、Ｑ0 →Ｑ
1 ，…Ｑ7 と出力する。この移動するＱi 信号が「Ｈ」
レベルのとき、対応するスイッチ制御回路12が「ＯＮ」
信号を出力し、Ｄ／Ａ変換器４内の対応スイッチ素子Ｓ
0 ，Ｓ1 〜Ｓ7 を順次「ＯＮ」する。このときＢ，Ｃ間
の電位差に相当するコンパレータ出力がスイッチ制御回
路12に入力され、Ｑi 信号の１／２クロック遅れた信号
Ｑi ＤＥＬによりラッチされる。そしてコンパレータ出
力が「Ｈ」レベルのときは、そのままスイッチの「Ｏ
Ｎ」状態が継続される。
【０００８】図３のタイムチャートにより、更に具体的
に説明する。ＳＴＡＲＴ信号によって、シフトレジスタ
11の出力ポートには順次「１」出力が導出される。出力
ポートＱ0 が「１」のとき、対応するスイッチ素子Ｓ0
が「ＯＮ」する。ここで、各スイッチ素子Ｓ0 ，Ｓ1〜
は抵抗によって重み付けされており、例えばＳ0 は256
，Ｓ1 は128 ，Ｓ2 は64，……に相当する電流を流す
ように設定しておく。先ず、全スイッチ素子が「ＯＦ
Ｆ」であれば、Ｂ点の電位がＣ点の電位より大となって
いる。この状態で出力ポートＱ0を「１」とし対応する
スイッチ素子Ｓ0 を「ＯＮ」すると、前記した通り256
に相当する電流が流れる。したがってこの場合は定電流
源５によって決まるＣ点の電位よりも低下することにな
る。即ち、コンパレータ出力は「０」になり、この状態
は流し過ぎであるため、前記スイッチ素子Ｓ0 を「ＯＦ
Ｆ」して次のスイッチ素子Ｓ1 を「ＯＮ」する。スイッ
チＳ1 は前記した通り128 に相当する電流が流れてＢ点
電位は上昇する。この場合Ｂ点の電位が定電流源のそれ
より大であるため、更に不足分の電流を流す必要があ
り、この場合は「ＯＮ」したスイッチ素子を「ＯＮ」に
した状態のまま、更に次のスイッチ素子Ｓ2 を「ＯＮ」
して、前記状態を繰り返す。上記変換動作は逐次行なわ
れ、Ｂ点の電位はＣ点の電位に収束していく。このと
き、どのスイッチ素子が動作「ＯＮ」したかは、スイッ
チ制御信号の「１」，「０」によってわかり、データ出
力として取り出せ、変換終了時点はＱ7 ＤＥＬ信号のト
リガによって検出され、ＤＣＶ信号として外部に知らさ
れる。
に説明する。ＳＴＡＲＴ信号によって、シフトレジスタ
11の出力ポートには順次「１」出力が導出される。出力
ポートＱ0 が「１」のとき、対応するスイッチ素子Ｓ0
が「ＯＮ」する。ここで、各スイッチ素子Ｓ0 ，Ｓ1〜
は抵抗によって重み付けされており、例えばＳ0 は256
，Ｓ1 は128 ，Ｓ2 は64，……に相当する電流を流す
ように設定しておく。先ず、全スイッチ素子が「ＯＦ
Ｆ」であれば、Ｂ点の電位がＣ点の電位より大となって
いる。この状態で出力ポートＱ0を「１」とし対応する
スイッチ素子Ｓ0 を「ＯＮ」すると、前記した通り256
に相当する電流が流れる。したがってこの場合は定電流
源５によって決まるＣ点の電位よりも低下することにな
る。即ち、コンパレータ出力は「０」になり、この状態
は流し過ぎであるため、前記スイッチ素子Ｓ0 を「ＯＦ
Ｆ」して次のスイッチ素子Ｓ1 を「ＯＮ」する。スイッ
チＳ1 は前記した通り128 に相当する電流が流れてＢ点
電位は上昇する。この場合Ｂ点の電位が定電流源のそれ
より大であるため、更に不足分の電流を流す必要があ
り、この場合は「ＯＮ」したスイッチ素子を「ＯＮ」に
した状態のまま、更に次のスイッチ素子Ｓ2 を「ＯＮ」
して、前記状態を繰り返す。上記変換動作は逐次行なわ
れ、Ｂ点の電位はＣ点の電位に収束していく。このと
き、どのスイッチ素子が動作「ＯＮ」したかは、スイッ
チ制御信号の「１」，「０」によってわかり、データ出
力として取り出せ、変換終了時点はＱ7 ＤＥＬ信号のト
リガによって検出され、ＤＣＶ信号として外部に知らさ
れる。
【０００９】
【発明の効果】以上説明したように、本発明によれば重
み付加算回路に複数スイッチ素子を有するＤ／Ａ変換器
を接続し、単純加算回路の共通点に定電流源を接続した
状態で、前記重み付加算回路の共通点の電位と単純加算
回路の共通点の電位が等しくなるようスイッチ素子を制
御する構成としたので、推論結果をディジタル量で出力
可能なディジタル・デファジィファイヤ回路を提供でき
る。
み付加算回路に複数スイッチ素子を有するＤ／Ａ変換器
を接続し、単純加算回路の共通点に定電流源を接続した
状態で、前記重み付加算回路の共通点の電位と単純加算
回路の共通点の電位が等しくなるようスイッチ素子を制
御する構成としたので、推論結果をディジタル量で出力
可能なディジタル・デファジィファイヤ回路を提供でき
る。
【図１】本発明によるディジタル・デファジィファイヤ
回路の一実施例の構成図。
回路の一実施例の構成図。
【図２】制御回路の詳細図。
【図３】動作説明のタイムチャート。
１ ファジィバス ２ 重み付加算回路 ３ 単純加算回路 ４ Ｄ／Ａ変換器 ５ 定電流源 ６ コンパレータ ７ 制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−96293（ＪＰ，Ａ) 特開 平１−224802（ＪＰ，Ａ) 特開 昭63−123177（ＪＰ，Ａ) 特開 平４−316174（ＪＰ，Ａ) 特開 平４−363777（ＪＰ，Ａ) 特開 平２−96296（ＪＰ，Ａ) 特開 平２−54301（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/12 G06F 9/44 554
Claims (1)
- 【請求項１】 複数本のライン上に分布したファジィ情
報を表わす電気信号のそれぞれに、ラインの順位に応じ
た値を乗じてそれらを加算する重み付加算回路と、前記
電気信号を重み付けせずに加算する単純加算回路と、前
記単純加算回路の共通点に接続した定電流源と、前記重
み付加算回路の共通点に接続したＤ／Ａ変換器と、前記
重み付加算回路の共通点の電位と単純加算回路の共通点
の電位が等しくなるよう制御されたディジタル値を出力
する制御回路とを備えると共に、前記制御回路から出力
されたディジタル値に応じた電流を重み付加算回路の共
通点に発生せしめ、前記Ｄ／Ａ変換器に出力されたディ
ジタル値を確定値とすることを特徴とするディジタル・
デファジィファイヤ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03323663A JP3142071B2 (ja) | 1991-11-12 | 1991-11-12 | ディジタル・デファジィファイヤ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03323663A JP3142071B2 (ja) | 1991-11-12 | 1991-11-12 | ディジタル・デファジィファイヤ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05135190A JPH05135190A (ja) | 1993-06-01 |
| JP3142071B2 true JP3142071B2 (ja) | 2001-03-07 |
Family
ID=18157223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03323663A Expired - Fee Related JP3142071B2 (ja) | 1991-11-12 | 1991-11-12 | ディジタル・デファジィファイヤ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142071B2 (ja) |
-
1991
- 1991-11-12 JP JP03323663A patent/JP3142071B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05135190A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |