JPS6261117A - ランキング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像処理装置等において、信号？大きい順あ
るいは小さいｌ［Ｋ並べて出力する場合に用いるランキ
ング回路に関する。

〔従来の技術〕

ランキング回路は、例えば、画像処理装置等にむいて、
入力され次画像信号をレベルにしたがって並びかえ、画
像゛信号の特徴を抽出すｂ場合などに使用されている。

このように、ランキング回路は、信号の特徴を把握する
用途に適している。

従来、この種のランキング回路は、複数の入力信号をメ
モリ回路にストアし、そこから入力信号を置火読み出し
て、すべての入力信号についてレベル比較を行ない最大
または最小のレベルの信号を選び出し、次いで、選び出
され比信号を除い友すべての入力信号について前記と同
様の処理を行ない、以後、ランキングされない信号がな
くなるまで同様の処理を行なうことによって、複数の入
力浦号？信号レベルにし九がった順序に並びかえて出力
するものであつ九。

〔発明が解決しようとする問題点〕

上述し九従来のランキング回路では、ｎ個の入力信号を
処理するためＫ、入力信号のメモリ回路順次実行する必
要があり、また、比較演習周期をていた。こｖ）友め、
入力信号数が多いと処理時間が非常に長くなるといつｔ
問題点を有していた。

さらに、回路構成および動作制御が、入力信号数あるい
はデータ語長と深く関連していることから、入力信号数
あるいはデータ語長を変更する場合の回路構成の変更が
非常に面倒になるといった問題点を有していた。

本発明は上記の問題点にかんがみてなされ友もので、入
力信号数の多い場合でも短時間に処理することができ、
入力信号数あるいはデータ語長Ｏ変更にも容易に対応で
きる回路構成とし九ランキング回路の提供を目的とする
。

〔問題点を解決するための手段〕

上記目的を達成するため本発明のランキング回路は、入
力信号を一定周期のクロックでラッチすル第一および第
二のレジスタ回路と、前期クロック信号に同期して順次
入力されるデータ信号と前記第一のレジスタ回路の出力
信号とのレベル比較を行なうコンパレータ回路と、前記
コンパレータ回路の比較結果と外部から入力される入力
制御信号により、外部に出力する出力制御信号とセレク
ト信号を発生する論理回路と、前記セレクト信号に＄５
じて前記データ信号と第一のレジスタ回路の出力信号の
いずれか一方？前記第一のレジスタ回路へ、他方を前記
第二のレジスタ回路へそれぞれ出力するセレクタ回路と
からなるモジュール回路を複数設け、かつ、これらのモ
ジュール回路を、任意段のモジュール回路の第二のレジ
スタ回路の出力信号が次段のモジュール回路のデータ信
号となるよう直列接続するとともに、任意段のモジュー
ル回路の論理回路の出力制御信号が次段のモジュール回
路の入力制御信号となるよう並列接続して多段に構成し
である。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。

第１図は実施例の１０ツク図である。第１図において、
１，６，１１．１６は二つの入力信号の信号レベルを比
較するコンパレータ回路であυ、２゜７　、１２　、１
７はコンパレータ回路１．　ｓ　、　ｔｔ　、　１６■
比較結果と入力制御信号？入力し、出力制御信号および
セレクト信号を出力する論理回路である。

この論理回路２　、７　、１２　、１７は、並列接続さ
れた前段まで■モジュールで行なわれ友データの上位部
分の比較結果を入力制御信号として入力し、前段（デー
タの上位部分）まで■コンパレータ回路の比較により、
入力データの大小関係が決定［７ていれば、この情報に
よって出力制御信号およびセレクト信号？出力し、また
、入力データの大小関係が判っていない（等しい）場合
には、この段のコンパレータ回路１，６，１１．１６’
７）比較結果によって出力制御信号およびセレクト信号
を出力する。

３　、８　、１３　、１８は論理回路２，７，１２．１
７ＪＴ）セレクト信号によって二つの入力信号の出力ラ
インを切シかえるセレクタ回路、４　、９．１４，１９
：＞よび５　、１０　、１５　、２０はクロック信号１
１０のタイミングで入力信号をラッチする第一および第
二〇レジスタ回路、２１はクロック信号１１０を発生す
るタイミンク信号発生回路である。ま之、ＣＩ　、Ｃ２
、Ｃ３。

Ｃ４は前述の各回路で構成されたモジュール回路を示す
。さらに、ＩＩ、Ｉ２およびＩＣ１，ＩＣ２は外部よ多
信号を入力する入力ボート、０１，０２およびＯＣＩ、
ＯＣ２は信号の出力ボート？示す。

このように回路を構成することによシ、レベルの大小関
係の判らない三つの入力信号（入力データ）をレベルの
小さい順に並べかえる機能を有する。

次に、本実施例の動作について説明する。

三つの入力信号は、それぞれの上位ビットを入カポ−）
ＩＩから、下位ピント分天力ポートエ２から周期ＴＯク
ロック信号１１０に同期して順番に入力される。第一お
よび第二のレジスタ回路４゜９　、１４　、１９および
５　、１０　、１５　、２０はクロンク信号１１０　Ｋ
同期して入力信号をラッチする。この場合、第一および
第二のレジスタ回路４　、９　、１４　、１９および５
　、１０　、１５　、２０は初期値（最小レベル）Ｋ初
期化されている。なお、入カポ−）ＩＣＩ　　からの入
力制御信号は、論理回路２でコンパレーフ回路工の出力
結果が使用されるように設定されている。

まず、最初の入力信号が入カポ−）ＩＩ、Ｉ２よりモジ
ュール回路Ｃ１，Ｃ３に入力されると、これらの入力信
号は、初期化された第一のレジスタ回路４，１４０出力
信号１０１　、１０３とコンパレータ回路１．１１にお
いて信号レベルの比較が行なわれる。

この場合は入力信号の方が大きいので、論理回路２．１
２によるセレクト信号１３１．１３２１ｃ　したがって
セレクタ回路３，１３が動作し、最初■入力信号が第一
〇レジスタ回路４．［４にラッチされ、第一のレジスタ
回路４．［４にラッチされてい友初期値データが第二の
レジスタ回路５．１５にラッチされる。

同時に、第二のレジスタ回路５，１５にラッチされてい
る初期値データを入力信号として、モジュール回路Ｃ２
，Ｃ４が、モジュール回路ＣＩ、Ｃ３と同様の動作を行
なり。

次に、二番目■入力信号がモジュール回路ＣＩ。

Ｃ３に入力されると、コンパレータ回路１，１１によっ
て、レジスタ回路４．Ｌ４にラッチされている最初の入
力信号とレベルの比較が行なわれる。そ（−で、二番目
の入力信号が最初の入力信号よυ大きい場合には、論理
回路２，１２の制御によりセレクタ回路３，１３が動作
し、二番目の入力信号は第一のレジスタ回路４．［４に
、最初の入力信号は第二のレジスタ回路５．１５にそれ
ぞれラッチされる。

同時に、第二のレジスタ回路５，１５にラッチされてい
友初期値データを入力信号としてモジュール回路Ｃ２，
Ｃ４がモジュール回路ＣＩ、Ｃ３と同様の動作を行なう
。

次に、三番目０人力信号がモジュール回路ＣＩ。

０３に入力されると、上述の場合と同様にして三番目の
入力信号と二番目の入力信号が比較される。

そして、三番目の入力信号が二番目の入力信号より小さ
い場合には、第一のレジスタ回路４，１４に二番目の入
力信号が、第二のレジスタ回路５，１５に三番目の入力
信号がそれぞれラッチされる。同時に、モジュール回路
Ｃ２，Ｃ４の第一のレジスタ回路９，１９に最初の入力
信号が、第二’／）　ｌ／ジスタ回路１０　、２０　Ｖ
Ｃ初期値データがそれぞれラッチされる。

次に、入カポ−）ＩＩ、Ｉ２に最大値をセットとしてモ
ジュール回路ＣＩ、Ｃ３に入力すると、第一のレジスタ
回路４．［４に最大値が、第二のレジスタ回路５，１５
に二番目の入力信号がラッチされる。

そして、最初の入力信号が三番目の入力信号より大きい
とすると、モジュール回路Ｃ２，０４の第一のレジスタ
回路９，１９に最初の入力信号が、第二のレジスタ回路
１０　、２０に三番目の入力信号がそれぞれラッチされ
る。

さらに、入カポ−）Ｉｆ、Ｉ２に最大値を入力し続ける
と、三つの入力信号は、三番目の入力信号、最初の入力
信号、二番目の入力信号といったレベルの小さい順に出
力ボート０１，０２から出力される。

なお、入力データ数あるいはデータ語長が増加し九場合
には、モジュール回路ＣＩ、Ｃ２，Ｃ３，Ｃ４と同じモ
ジュール回路を直列および並列に必要数接続すること（
より、同様の機能をもったランキング回路を構成するこ
とができる。

上述し友実施例のランキング回路においそｎ個の入力信
号を処理する几めには、比較演算周期をＴｏとすると、
約２ｎＴｏの処理時間となる。したがって、入力信号数
が多い場合には、従来Ｑランキング回路に比べて、処理
時間を大幅（短縮することができる。

〔発明の効果〕

以上説明しｔよ５に本発明によれば、入力信号数の多い
場合の処理時間を大幅に短縮できるとともに、入力信号
数あるいはデータ語長の変更に対応し九回路構成の変更
を容易に行なえる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図？示す。 １．６，１１，１６・・・コンパレータ回路２．７，１
２，１７・・・論理回路 ３．８，１３．１８・・・セレクタ回路４．９，１４．
１９・・・第一〇レジスタ回路５．１０，１５，２０・
・・第二のレジスタ回路２１・・・タイミング発生回路

Claims (1)

【特許請求の範囲】
1. 入力信号を一定周期のクロック信号でラッチする第一お
   よび第二のレジスタ回路と、前記クロック信号に同期し
   て順次入力されるデータ信号と前記第一のレジスタ回路
   の出力信号とのレベル比較を行なうコンパレータ回路と
   、前記コンパレータ回路の比較結果と外部から入力され
   る入力制御信号により、出力制御信号とセレクト信号を
   発生する論理回路と、前記セレクト信号に応じて前記デ
   ータ信号と第一のレジスタ回路の出力信号のいずれか一
   方を前記第一のレジスタ回路へ、他方を前記第二のレジ
   スタ回路へそれぞれ出力するセレクタ回路とからなるモ
   ジュール回路を複数設け、かつ、これらのモジュール回
   路を、任意段のモジュール回路の第二のレジスタ回路の
   出力信号が次段のモジュール回路のデータ信号となるよ
   う直列接続するとともに、任意段のモジュール回路の論
   理回路の出力制御信号が次段のモジュール回路の入力制
   御信号となるよう並列接続して多段に構成したことを特
   徴とするランキング回路。