KR100434711B1 - 직렬데이타비교기 - Google Patents

직렬데이타비교기 Download PDF

Info

Publication number
KR100434711B1
KR100434711B1 KR1019960029143A KR19960029143A KR100434711B1 KR 100434711 B1 KR100434711 B1 KR 100434711B1 KR 1019960029143 A KR1019960029143 A KR 1019960029143A KR 19960029143 A KR19960029143 A KR 19960029143A KR 100434711 B1 KR100434711 B1 KR 100434711B1
Authority
KR
South Korea
Prior art keywords
output
input
serial data
gate
level
Prior art date
Application number
KR1019960029143A
Other languages
English (en)
Other versions
KR980010744A (ko
Inventor
최영철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019960029143A priority Critical patent/KR100434711B1/ko
Publication of KR980010744A publication Critical patent/KR980010744A/ko
Application granted granted Critical
Publication of KR100434711B1 publication Critical patent/KR100434711B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02Comparing digital values

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

순차적으로 입력되는 직렬 데이터를 정해진 직렬 데이터와 비교하여 그 결과를 출력하는 직렬 데이터 비교기에 있어서 상기 클럭신호를 입력받아 2n스탭의 카운팅 신호를 출력하는 카운터와, 상기 2n스탭의 카운팅 신호를 입력받아 2n비트의 정해진 직렬 데이터를 출력하는 디코더와, 상기 정해진 직렬 데이터와 순차적으로 입력되는 직렬 데이터를 받아 비교결과를 출력하는 비교부로 구성되어 2n비트의 쉬프트레지스터 대신 n개의 플립플롭을 사용한 카운터를 사용하여 구성을 간단히 할 수 있다.

Description

직렬 데이터 비교기{SERIAL DATA COMPARATOR}
본 발명은 직렬 데이터 비교기에 관한 것으로, 특히 순차적으로 입력되는 직렬 데이터를 정해진 비교 데이터와 비교하는데 있어 게이트수를 줄여 간단한 구성을 가지는 직렬 데이터 비교기에 관한 것이다.
제 1 도는 종래의 N 비트 직렬 데이터 비교기로 병렬 입력-직렬 출력 N 쉬프트레지스터와 상기 쉬프트레지스터에서 출력되는 비교 데이터와 직렬 데이터를 비교하여 그 결과를 출력하는 익스크루시브 노어 게이트(EX-NOR)로 구성된다.
제 2 도는 종래의 4 비트 직렬 데이터 비교기의 구체회로도로 쉬프트레지스터(10)와 비교부(20)를 가진다.
상기 쉬프트레지스터(10)는 병렬 입력-직렬 출력 쉬프트레지스터로 다음과 같이 구성된다.
데이터 로드신호(LOAD)는 인버터(I1)와 제 1, 제 2, 제 3 및 제 4 엔드게이트(G1)(G2)(G3)(G4)의 입력에 병렬로 연결되고, 상기 인버터(I1)의 출력은 제 5, 제 6 및 제 7 앤드게이트(G5)(G6)(G7)의 입력에 연결된다.
또한 비교 데이터 입력단자(D0∼D3)는 각각 제 1, 제 2, 제 3 및 제 4 앤드게이트(G1)(G2)(G3)(G4)의 입력단자에 연결된다.
클럭펄스(CLOCK)는 제 1, 제 2, 제 3 및 제 4 플립플롭(FF1)(FF2)(FF3)(FF4)에 각각 병렬로 인가되며, 상기 제 4 앤드게이트(G4)의 출력은 제 4 플립플롭(FF4)에 입력되고, 제 4 플립플롭(FF4)의 출력(Q4)는 제 7 앤드게이트(G7)에 인가되고, 제 3 오어게이트(OR3)는 상기 제 7 앤드게이트(G7) 및 제 3 앤드게이트(G3)의 출력을 받아 제 3 플립플롭(FF3)에 입력되고, 제 3 플립플롭(FF3)의 출력(Q3)는 제 6 앤드게이트(G6)에 인가되고, 제 2 오어게이트(OR2)는 상기 제 6 앤드게이트(G6) 및 제 2 앤드게이트(G2)의 출력을 받아 제 2 플립플롭(FF2)에 입력되며, 제 2 플립플롭(FF2)의 출력(Q2)는 제 2 앤드게이트(G2)에 인가되고, 제 1 오어게이트(OR1)는 상기 제 5 앤드게이트(G5) 및 제 1 앤드게이트(G1)의 출력을 받아 제 1 플립플롭(FF1)에 입력된다.
상기 데이터 비교부(20)의 제 1 익스크루시브 노어 게이트(EX-NOR11)는 상기제 1 플립플롭(FF1)의 출력(Q1)과 직렬 데이터를 입력받아 비교결과를 출력한다.
상기 종래의 4 비트 직렬 데이터 비교기는 데이터 로드신호(LOAD)가 "하이"레벨일 때 4 비트 비교 데이터 입력(D0∼D3)은 각각의 연결된 제 1, 제 2, 제 3 및 제 4 플립플롭(FF1)(FF2)(FF3)(FF4)에 입력된다.
이후 데이터 로드신호(LOAD)가 "로우" 레벨이 된 후 클럭펄스(CLOCK)를 입력받아 플립플롭에 입력된 비교 데이터를 차례로 출력한다.
상기 출력되는 비교 데이터와 외부에서 입력되는 직렬 데이터를 입력받은 제 1 익스크루시브 노어 게이트(EX-NOR11)는 입력되는 데이터가 같으면, "하이" 레벨, 다르면 "로우" 레벨의 비교결과를 출력한다.
그러나 종래의 직렬 데이터 비교기는 N 비트를 직렬로 비교하기 위해서 N 플립플롭을 이용한 쉬프트레지스터를 구성하여야만 하므로 비교하고자 하는 데이터와 비례하는 플립플롭의 수와 게이트의 수가 많아져 레이아웃 면적을 크게 하는 문제점을 가지고 있다.
따라서 상기의 문제점을 해결하기 위해 본 발명의 직렬 데이터 비교기는 동기 클럭신호를 입력받아 2n스텝의 카운팅 신호를 순차적으로 출력하는 카운터와, 상기 2n스탭의 카운팅 신호를 입력받아 2n비트의 정해진 비교 데이터를 순차적으로 출력하는 디코더와, 상기 정해진 비교 데이터와 순차적으로 입력되는 직렬 데이터를 받아 비교결과를 출력하는 비교부로 구성된다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 3 도는 본 발명의 직렬 데이터 비교기의 블록도이다.
본 발명의 직렬 데이터 비교기는 카운터(30)와 디코더(40) 및 비교부(50)를 포함한다.
비교 데이터의 비트 수가 2n개 일 때 N개의 플립플롭을 가지고 하나의 동기 클럭(CLOCK)을 입력받아 2n번의 카운팅 신호를 출력하는 카운터(30)와, 상기 카운터(30)의 2n스탭의 카운팅 신호를 입력받아 2n비트의 일정한 비교 데이터를 출력하도록 여러 개의 논리 게이트로 구성된 디코더(40)와, 상기 디코더의 출력인 비교 데이터와 외부에서 입력되는 직렬 데이터를 입력받아 비교결과를 출력하는 익스크루시브 노어(EX-NOR11)를 가진다.
제 4 도는 기준이 되는 비교 데이터의 직렬 비트 스트림의 예이다.
상기의 비교 데이터 값을 출력하는 디코더를 구성하기 위하여 다음과 같은 방법을 사용하여 디코딩 값의 논리식을 구한다. 다음 표 1과 같은 진리표는 각 스탭마다 정해진 비교 데이터 값의 예이다.
이를 다시 카나르 도표로 나타내면 다음과 같다.
상기 표 2를 이용하여 각 스탭에서 디코딩되어야 하는 식을 구한다.
즉, 구하고자 하는 논리식은 다음과 같다.
제 5 도는 제 4 도의 비교 데이터를 출력하기 위한 본 발명의 4 비트 직렬데이터 비교기의 구체 회로도이다.
상기 4 비트 직렬 데이터 비교기는 4개의 플립플롭을 가지는 카운터(30)와, 2개의 앤드게이트와 하나의 오어게이트를 가지는 디코더(40) 및 하나의 익스크루시브노어 게이트를 가지는 비교부(50)로 이루어진다.
상기 카운터(30)는 동기 클럭(CLOCK)을 입력받아 출력 /Q0가 입력 D0로 인가되는 제 11 플립플롭(31)과, 상기 출력 /Q0가 클럭입력단자에 연결되고 출력 /Q1가 입력 D1로 인가되는 제 12 플립플롭(32)과, 상기 출력 /Q1가 클럭입력단자에 연결되고 출력 /Q2가 입력 D2로 인가되는 제 13 플립플롭(33)과, 상기 /Q2가 클럭입력단자에 연결되고 출력 /Q3가 입력 D3로 인가되는 제 14 플립플롭(34)으로 구성된다.
상기 디코더(40)는 제 12 플립플롭(32)의 출력 Q1과 제 13 플립플롭(33)의 출력 /Q2가 제 11 앤드게이트(G11)에 입력되고, 제 12 플립플롭(32)의 출력 Q1과 제 13 플립플롭(33)의 출력 /Q2 및 제 14 플립플롭(34)에 출력 /Q3는 제 12 앤드게이트(G12)에 입력되며, 상기 제 11 및 제 12 앤드게이트(G11)(G12)의 출력은 제 11 오어게이트(OR11)에 입력된다.
또한, 비교부(50)는 비교 데이터인 상기 제 11 오어게이트(OR11)의 출력과 직렬 데이터가 제 11 익스크루시브 노어게이트(EX-NOR11)에 입력되어 비교 결과를 출력한다.
상기 본 발명에 따른 4 비트 직렬 데이터 비교기의 동작을 제 6 도의 파형도를 참고하여 설명한다.
카운팅 스탭 C0∼C1에서 카운터(30)는 Q1=0, /Q1=1, Q2=0, /Q2=1, /Q3=1의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=0, /Q2=1이 입력되어 "0" 레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=1, Q2=0, /Q3=1이 입력되어 "0" 레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "0" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "0" 레벨을 입력받아 "1" 레벨을 비교 결과로 출력한다.
카운팅 스탭 C2에서 카운터(30)는 Q1=1, /Q1=0, Q2=0, /Q2=1, /Q3=1의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=1, /Q2=1이 입력되어 "1"레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=1, Q2=0, /Q3=1이 입력되어 "0"레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "1" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "1" 레벨과 직렬 데이터 "0" 레벨을 입력받아 "0" 레벨을 비교결과로 출력한다.
카운팅 스탭 C3에서의 디코더(40)의 출력은 카운팅 스탭 C2와 같이 출력된다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "1" 레벨과 직렬 데이터 "1" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
카운팅 스탭 C4∼C5에서 카운터(30)는 Q1=0, /Q1=1, Q2=1, /Q2=0, /Q3=1의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=0, /Q2=0이 입력되어 "0" 레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=1, Q2=1, /Q3=1이 입력되어 "1" 레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "1" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "1" 레벨과 직렬 데이터 "1" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
카운팅 스탭 C6∼C7에서 카운터(30)는 Q1=1, /Q1=0, Q2=1, /Q2=0, /Q3=1의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=1, /Q2=0이 입력되어 "0" 레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=1, Q2=0, /Q3=1이 입력되어 "0" 레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "0" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "0" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
카운팅 스탭 C8에서 카운터(30)는 Q1=0, /Q1=1, Q2=0, /Q2=1, /Q3=0의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=0, /Q2=1이 입력되어 "0" 레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=1, Q2=0, /Q3=0이 입력되어 "0"레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "0" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "0" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
카운팅 스탭 C9에서의 디코더(40)의 출력이 카운팅 스탭 C8과 같다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "1" 레벨을 입력받아 "0" 레벨을 비교결과로 출력한다.
카운팅 스탭 C10∼C11에서 카운터(30)는 Q1=1, /Q1=0, Q2=0, /Q2=1, /Q3=0의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=1, /Q2=1이 입력되어 "1" 레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=0, Q2=0, /Q3=0이 입력되어 "0" 레벨을 출력한다. 상기 겔 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "1" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "1" 레벨과 직렬 데이터 "1" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
카운팅 스탭 C12∼C13에서 카운터(30)는 Q1=0, /Q1=1, Q2=1, /Q2=0, /Q3=0의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=0, /Q2=0이 입력되어 "0" 레벨을 출력하고, 제 12 앤드게이트(Q12)에는 /Q1=1, Q2=1, /Q3=0이 입력되어"6" 레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "0" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "0" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
카운팅 스탭 C14에서 카운터(30)는 Q1=1, /Q1=0, Q2=1, /Q2=0, /Q3=0의 출력을 갖는다. 디코더(40)의 제 11 앤드게이트(G11)에는 Q1=1, /Q2=0이 입력되어 "0" 레벨을 출력하고, 제 12 앤드게이트(G12)에는 /Q1=0, Q2=1, /Q3=0이 입력되어 "0" 레벨을 출력한다. 상기 제 11 앤드게이트(G11) 및 제 12 앤드게이트(G12)의 출력은 제 11 오어게이트에 입력되어 비교 데이터 "0" 레벨을 출력한다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "1" 레벨을 입력받아 "0" 레벨을 비교결과로 출력한다.
카운팅 스탭 C15에서의 디코더(40)의 출력은 카운팅 스탭 C14와 같이 출력된다.
비교부(50)의 제 11 익스크루시브 노어 게이트(EX-NOR11)에는 상기 비교 데이터 "0" 레벨과 직렬 데이터 "0" 레벨을 입력받아 "1" 레벨을 비교결과로 출력한다.
상술한 결과는 표 1 및 표 2와 비교하여 보면 그 결과가 같음을 알 수 있다.
따라서, 본 발명의 직렬 데이터 비교기는 카운터의 각 스탭마나 다른 비교데이터의 값을 디코딩하여 출력하도록 디코더를 구성하여 외부에서 입력되는 직렬 데이터와 비교하도록 하여 같은 비트수의 종래의 직렬 데이터 비교기보다 2n-n 비트의 데이터를 더 많이 비교할 수 있다. 즉, 같은 비교 데이터 비교시에는 플립플롭의 수를 현저히 줄일 수 있는 잇점을 갖는다.
제 1 도는 종래의 N 비트 직렬 데이터 비교기의 블록도.
제 2 도는 제 1 도의 종래의 4 비트 직렬 데이터 비교기의 구체회로도.
제 3 도는 본 발명에 따른 N 비트 직렬 데이터 비교기의 블록도.
제 4 도는 기준이 되는 비교데이터의 직렬 비트 스트림의 예.
제 5 도는 제 4 도의 비교 데이터를 출력하기 위한 본 발명의 4 비트 직렬 데이터 비교기의 구체회로도.
제 6 도는 본 발명에 따른 4 비트 직렬 데이터 비교기의 동작파형도.

Claims (2)

  1. 순차적으로 입력되는 직렬 데이터를 정해진 직렬 데이터와 비교하여 그 결과를 출력하는 직렬 데이터 비교기에 있어서,
    상기 클럭신호를 입력받아 2n스탭의 카운팅 신호를 순차적으로 출력하는 카운터와,
    상기 2n스탭의 카운팅 신호를 입력받아 2n비트의 정해진 직렬 데이터를 출력하는 디코더와,
    상기 정해진 직렬 데이터와 순차적으로 입력되는 직렬 데이터를 받아 비교결과를 출력하는 비교부를 포함하며,
    상기 카운터는 2n 스탭의 카운팅 신호를 가지기 위해 제 1 플립플롭의 클럭 단자에는 동기클럭이 입력되고, 제 1 플립플롭의 반전된 출력(/Q)은 제 1 플립플롭의 입력단(D) 및 제 2 플립플롭의 클럭단자에 입력되고, 제 2 플립플롭의 반전된 출력(/Q)은 제 2 플립플롭의 입력단(D) 및 제 3 플립플롭의 클럭단자에 연결되는 구조가 N 플립플롭까지 동일하게 구성된 것이 특징인 직렬 데이터 비교기.
  2. 제 1 항에 있어서,
    상기 비교부는 익스크루시브 노어 게이트로 구성된 것을 특징으로 하는 직렬 데이터 비교기.
KR1019960029143A 1996-07-19 1996-07-19 직렬데이타비교기 KR100434711B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960029143A KR100434711B1 (ko) 1996-07-19 1996-07-19 직렬데이타비교기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960029143A KR100434711B1 (ko) 1996-07-19 1996-07-19 직렬데이타비교기

Publications (2)

Publication Number Publication Date
KR980010744A KR980010744A (ko) 1998-04-30
KR100434711B1 true KR100434711B1 (ko) 2004-09-04

Family

ID=37341062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960029143A KR100434711B1 (ko) 1996-07-19 1996-07-19 직렬데이타비교기

Country Status (1)

Country Link
KR (1) KR100434711B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4270116A (en) * 1978-08-28 1981-05-26 Nippon Telegraph And Telephone Public Corporation High speed data logical comparison device
JPS5679337A (en) * 1979-11-30 1981-06-29 Fujitsu Ltd Data comparator
JPS57178543A (en) * 1981-04-27 1982-11-02 Hitachi Ltd Digital comparator
JPS63261420A (ja) * 1987-04-17 1988-10-28 Mitsubishi Electric Corp デイジタル・コンパレ−タ
EP0663635A1 (en) * 1993-12-15 1995-07-19 Firma Erika Köchler Fast serial comparator

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4270116A (en) * 1978-08-28 1981-05-26 Nippon Telegraph And Telephone Public Corporation High speed data logical comparison device
JPS5679337A (en) * 1979-11-30 1981-06-29 Fujitsu Ltd Data comparator
JPS57178543A (en) * 1981-04-27 1982-11-02 Hitachi Ltd Digital comparator
JPS63261420A (ja) * 1987-04-17 1988-10-28 Mitsubishi Electric Corp デイジタル・コンパレ−タ
EP0663635A1 (en) * 1993-12-15 1995-07-19 Firma Erika Köchler Fast serial comparator

Also Published As

Publication number Publication date
KR980010744A (ko) 1998-04-30

Similar Documents

Publication Publication Date Title
EP0630116A2 (en) Integrated high speed synchronous counter with asynchronous read-out
US5448606A (en) Gray code counter
US4618849A (en) Gray code counter
EP0017091A1 (en) Two-mode-shift register/counter device
JPH08339291A (ja) 最大値選択回路
US4876704A (en) Logic integrated circuit for scan path system
US5561423A (en) Serial to parallel conversion circuit
KR100434711B1 (ko) 직렬데이타비교기
KR20010091311A (ko) 프로그램 가능한 고속의 주파수 분주기
US20040263266A1 (en) Arrangement and method for digital delay line
JPH05191272A (ja) カウンタ回路およびその応用回路
JP3418418B2 (ja) フォーマット変換回路
JPS63151223A (ja) デコ−ド回路
JP2731881B2 (ja) マーク率設定回路
JP2517897B2 (ja) 同期式2進カウンタ
KR100230224B1 (ko) 스케일 팩터 다수결 판정 회로
KR100236331B1 (ko) 카운터
KR200252001Y1 (ko) 업/다운 전환 카운터
KR940005450Y1 (ko) 디지탈 비교기
KR920006181B1 (ko) 전자악기의 채널 제어장치
JPH04132976A (ja) テストモード発生回路
KR970003646Y1 (ko) 고속 카운트 회로
JPH06112812A (ja) バイナリ・カウンタ
JPS63284930A (ja) mBnB符号変換回路
JPH01112182A (ja) モード設定回路

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080418

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee