JPS62224823A - ランキング装置 - Google Patents
ランキング装置Info
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- JPS62224823A JPS62224823A JP6928186A JP6928186A JPS62224823A JP S62224823 A JPS62224823 A JP S62224823A JP 6928186 A JP6928186 A JP 6928186A JP 6928186 A JP6928186 A JP 6928186A JP S62224823 A JPS62224823 A JP S62224823A
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- Japan
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- address
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- signal
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- Pending
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- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ランキング装置、特に、電子回路による信号
処理のうち画像データの信号処理を行なうだめのランキ
ング装置に関する。
処理のうち画像データの信号処理を行なうだめのランキ
ング装置に関する。
一般に、画像データあるいは一次処理されたデータの中
から、ある物体の存在位置を知るためにデータの大きい
方から順に複数個抽出すると同時にそのデータのアドレ
ス値を知る必要がしはしはある。
から、ある物体の存在位置を知るためにデータの大きい
方から順に複数個抽出すると同時にそのデータのアドレ
ス値を知る必要がしはしはある。
従来のランキング装置は、この種の機能を高速で実現す
るために第２図に示すように同一回路モジュールをカス
ケード状に接続したパイプライン構造の装置であった。
るために第２図に示すように同一回路モジュールをカス
ケード状に接続したパイプライン構造の装置であった。
第２図に示すランキング装置において、入力データｂ１
および対応する入力アドレスａ１はクロ７り信号ＣＬに
同期して入力される。
および対応する入力アドレスａ１はクロ７り信号ＣＬに
同期して入力される。
データ比較器１は入力データｂ１と大データラッチ回路
２の出力である保持データｅ１とを比較し、大きい方を
データ比較器さい方をデータｈとして出力すると同時に
、入力データｂ１の方が保持データｅ１よりも大きいと
きアドレスラッチ信号ｆとしてハイ論理レベルの信号を
出力する。大データラッチ回路２および小データラッチ
回路８はデータ比較器ｌからのデータｄ、ｈを各々クロ
ック信号ＣＬに同期してラッチする。
２の出力である保持データｅ１とを比較し、大きい方を
データ比較器さい方をデータｈとして出力すると同時に
、入力データｂ１の方が保持データｅ１よりも大きいと
きアドレスラッチ信号ｆとしてハイ論理レベルの信号を
出力する。大データラッチ回路２および小データラッチ
回路８はデータ比較器ｌからのデータｄ、ｈを各々クロ
ック信号ＣＬに同期してラッチする。
また、アドレスラッチ回路４はデータ比較器１からのア
ドレスラッチ信号ｆとクロック信号ＣＬとの論理＆をと
るＡＮＤゲート３から出力さ扛るアドレスラッチ信号ｇ
に同期して入力アドレスａ１をラッチする。
ドレスラッチ信号ｆとクロック信号ＣＬとの論理＆をと
るＡＮＤゲート３から出力さ扛るアドレスラッチ信号ｇ
に同期して入力アドレスａ１をラッチする。
以上から、クロック信号ＣＬに同期して入力される一連
の入力データｂ１の中での最大値が犬データラッチ回路
２にラッチされ保持データｅ１として出力され、これに
対応するアドレス値かアドレスラッチ回路４にラッチさ
れ保持アドレスｃ１として出力されることになり、小デ
ータラッチ回路８では最大値以外のすべての入力データ
ｂ１がクロック信号ＣＬに同期して順次ラッチされるこ
とになる。
の入力データｂ１の中での最大値が犬データラッチ回路
２にラッチされ保持データｅ１として出力され、これに
対応するアドレス値かアドレスラッチ回路４にラッチさ
れ保持アドレスｃ１として出力されることになり、小デ
ータラッチ回路８では最大値以外のすべての入力データ
ｂ１がクロック信号ＣＬに同期して順次ラッチされるこ
とになる。
ゆえに、データ比較器１．ＡＮＤゲート３．大データラ
ンチ回路２．アドレスラッチ回路４．小アドレスラッチ
回路８からなる最大値検出モジ−一ル１０”ｉ何段かカ
スケード状に接続することにより、一連の入力データｂ
１の中から大きい順に第８位（Ｎはカスケード状に接続
したモジュールの段数）までのデータおよびその対応ア
ドレス値を得る所謂ランキング装置を構成することが可
能となる。
ンチ回路２．アドレスラッチ回路４．小アドレスラッチ
回路８からなる最大値検出モジ−一ル１０”ｉ何段かカ
スケード状に接続することにより、一連の入力データｂ
１の中から大きい順に第８位（Ｎはカスケード状に接続
したモジュールの段数）までのデータおよびその対応ア
ドレス値を得る所謂ランキング装置を構成することが可
能となる。
しかしながら、上述した従来のランキング装置は、一連
の入力データの中から無条件に大きい方からＮ個抽出す
るのみであるため、画像データの中から複数個の物体の
存在位置を検出するような応用分野では、同一の物体か
ら２以上の上位値を検出してしまうという欠点がある。
の入力データの中から無条件に大きい方からＮ個抽出す
るのみであるため、画像データの中から複数個の物体の
存在位置を検出するような応用分野では、同一の物体か
ら２以上の上位値を検出してしまうという欠点がある。
すなわち、物体存在検出の場合にはある範囲の近傍デー
タの中からは１個しか抽出しないようにする付加回路が
必要となる。
タの中からは１個しか抽出しないようにする付加回路が
必要となる。
たとえば、値の大きい方から４個のデータを抽出するよ
う構成されたランキング装置に第２図に示すようなデー
タ列が入力された場合を考えるとデータＡ、Ｂ、Ｊ、Ｋ
を抽出してしまうが、物体位置の検出という観点からみ
ると物体の予想される大きさすなわち、予想物体サイズ
２Ｗを考慮してデータＡ、Ｊ、Ｍ、Ｕ’ｉ抽出する必要
がある。
う構成されたランキング装置に第２図に示すようなデー
タ列が入力された場合を考えるとデータＡ、Ｂ、Ｊ、Ｋ
を抽出してしまうが、物体位置の検出という観点からみ
ると物体の予想される大きさすなわち、予想物体サイズ
２Ｗを考慮してデータＡ、Ｊ、Ｍ、Ｕ’ｉ抽出する必要
がある。
本発明のランキング装置は、入力データを保持データと
比較し大きい方を第１のデータ小さい方を第２のデータ
として出力するとともに前記入力データが前記保持デー
タより大きいときにアドレスラッチ信号を出力するデー
タ比較器と、前記第１のデータをラッチし前記保持デー
タとして出力する大データラッチ回路と、前記アドレス
ラッチ信号が出力されたときに前記入力データと同期し
て供給される入力アドレスをクロック信号と同期してラ
ッチし保持アドレスとして出力するとともに次段の入力
アドレスとしても出力するアドレスラッチ回路と、前記
入力アドレスと前記保持アドレスとの差分信号が所定値
より小さいときには最小値信号を大きいときには前記第
２のデータを第３のデータとして出力するデータランキ
ング回路と、前記第３のデータを次段の入力データとし
て出力する小データラッチ回路とを含む最大値検出モジ
ュールをＮ段カスケード状に接続して構成される。
比較し大きい方を第１のデータ小さい方を第２のデータ
として出力するとともに前記入力データが前記保持デー
タより大きいときにアドレスラッチ信号を出力するデー
タ比較器と、前記第１のデータをラッチし前記保持デー
タとして出力する大データラッチ回路と、前記アドレス
ラッチ信号が出力されたときに前記入力データと同期し
て供給される入力アドレスをクロック信号と同期してラ
ッチし保持アドレスとして出力するとともに次段の入力
アドレスとしても出力するアドレスラッチ回路と、前記
入力アドレスと前記保持アドレスとの差分信号が所定値
より小さいときには最小値信号を大きいときには前記第
２のデータを第３のデータとして出力するデータランキ
ング回路と、前記第３のデータを次段の入力データとし
て出力する小データラッチ回路とを含む最大値検出モジ
ュールをＮ段カスケード状に接続して構成される。
すなわち１本発明のランキング装置は、こりような応用
分野に最適な装置で、現在の入力データと過去の入力デ
ータの中での最大値を比較し各データの大小を判別して
各々出力すると同時に大きい方の値をラッチし次の入力
データとの比較に供せられるように構成されたデータ比
較器と、大データラッチ回路、および現在の入力データ
が過去の入力データの中での最大値よりも大きい場合に
その入力データのアドレス値をラッチするアドレスラッ
チ回路、並びに現在のアドレス値とアドレスラッチ回路
にラッチされているアドレス値とを比較してその差分が
ある値よりも太きいときは前記データ比較器の出力の一
つである小さい方のデータをそのまま出力し、そうでな
いときは零で置換して出力するチータブランキング回路
、およびデータプランキング回路の出力信号をラッチす
る小データラッチ回路から構成される最大値検出モジュ
ールを、前段のアドレスラッチ回路及び小データラッチ
回路の出力が次段のアドレス値およびデータとなるよう
に各数段カスケードに接続することによって構成される
。
分野に最適な装置で、現在の入力データと過去の入力デ
ータの中での最大値を比較し各データの大小を判別して
各々出力すると同時に大きい方の値をラッチし次の入力
データとの比較に供せられるように構成されたデータ比
較器と、大データラッチ回路、および現在の入力データ
が過去の入力データの中での最大値よりも大きい場合に
その入力データのアドレス値をラッチするアドレスラッ
チ回路、並びに現在のアドレス値とアドレスラッチ回路
にラッチされているアドレス値とを比較してその差分が
ある値よりも太きいときは前記データ比較器の出力の一
つである小さい方のデータをそのまま出力し、そうでな
いときは零で置換して出力するチータブランキング回路
、およびデータプランキング回路の出力信号をラッチす
る小データラッチ回路から構成される最大値検出モジュ
ールを、前段のアドレスラッチ回路及び小データラッチ
回路の出力が次段のアドレス値およびデータとなるよう
に各数段カスケードに接続することによって構成される
。
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図に示す領域制限付きランキング装置は、データ比
較器１と、大データラッチ回路２と、ＡＮＤゲート３と
、アドレスラッチ回路４′１を含み、これは第２図に示
す従来例のものと同じである。
較器１と、大データラッチ回路２と、ＡＮＤゲート３と
、アドレスラッチ回路４′１を含み、これは第２図に示
す従来例のものと同じである。
また、入力データｂ１と入力アドレスａ１は第２ 。
図における場合と同様にクロック信号ＣＬと同期して入
力される。
力される。
第２図に示す従来例に比して第１図に示す実施例で新規
に付加されたデータプランキング回路９は、減算器５．
比較器６．マルチブレク？７から構成され、減算器５は
入力アドレスａ１からアドレスラッチ回路４の出力であ
る保持アドレスＣ１を減算し、その差分信号ｊが比較器
６に入力される。比較器６およびマルチプレクサ７では
差分信号ｊの絶対値１ｊｌ とある一定値Ｗとを比較し
、ＭｌがＷより大であるとマルチプレクサから出力さｎ
るデータにとしてデータｈｔｌ−選択し１反対にＭｌが
Ｗより小であると、データにとして最小値信号ｉを選択
する。ここで、最小値信号ｉとして入力データｂ１の変
化域の最小値（本例では零）を設定しておけば、小デー
タラッチ回路８には一連の入力データ比較器の中から、
最大値のアドレス（Ｕの前後Ｗの範囲のアドレス値以外
のアドレス値を持つデータが次々にラッチされることに
なる。
に付加されたデータプランキング回路９は、減算器５．
比較器６．マルチブレク？７から構成され、減算器５は
入力アドレスａ１からアドレスラッチ回路４の出力であ
る保持アドレスＣ１を減算し、その差分信号ｊが比較器
６に入力される。比較器６およびマルチプレクサ７では
差分信号ｊの絶対値１ｊｌ とある一定値Ｗとを比較し
、ＭｌがＷより大であるとマルチプレクサから出力さｎ
るデータにとしてデータｈｔｌ−選択し１反対にＭｌが
Ｗより小であると、データにとして最小値信号ｉを選択
する。ここで、最小値信号ｉとして入力データｂ１の変
化域の最小値（本例では零）を設定しておけば、小デー
タラッチ回路８には一連の入力データ比較器の中から、
最大値のアドレス（Ｕの前後Ｗの範囲のアドレス値以外
のアドレス値を持つデータが次々にラッチされることに
なる。
すなわち、データ比較器１からデータプランキング回路
９までで構成される最大値検出モジーール１０１ｒ、、
前段のアドレスラッチ回路４から出力される保持アドレ
スＣ１および小データラッチ回路８から出力される保持
データｅｌを次段に供給する入力アドレスａ２および入
力データｂ２となるように多数段カスケードに接続する
ことにより、クロック信号ＣＬに同期して入力される一
連のデータｂ１と入力アドレスａｌから、データを大き
い順に並べかえて、大きい方から互いの距離（アドレス
）がある一定値Ｗ以上熱れた保持データ金へ個選択し、
その保持データおよび対応する保持アドレスを出力する
領域制限付きのランキング装置が実現される。
９までで構成される最大値検出モジーール１０１ｒ、、
前段のアドレスラッチ回路４から出力される保持アドレ
スＣ１および小データラッチ回路８から出力される保持
データｅｌを次段に供給する入力アドレスａ２および入
力データｂ２となるように多数段カスケードに接続する
ことにより、クロック信号ＣＬに同期して入力される一
連のデータｂ１と入力アドレスａｌから、データを大き
い順に並べかえて、大きい方から互いの距離（アドレス
）がある一定値Ｗ以上熱れた保持データ金へ個選択し、
その保持データおよび対応する保持アドレスを出力する
領域制限付きのランキング装置が実現される。
なお、上述の実施例では一次元のアドレスによって指定
されるデータを取扱う場合について示したが、画像デー
タ等のように２次元のアドレスによって指定される場合
についても同様の考え方で実現可能である。
されるデータを取扱う場合について示したが、画像デー
タ等のように２次元のアドレスによって指定される場合
についても同様の考え方で実現可能である。
さらに、上述の実施例では一連のデータの中から大きい
順にＮ個選択する場合を示したが、小さい順にＮ個選択
する場合についても同様に実現可能である。
順にＮ個選択する場合を示したが、小さい順にＮ個選択
する場合についても同様に実現可能である。
本発明のランキング装置は、簡単な回路全付加すること
により、高速化できるため、単に画像データの処理分野
のみならす広く信号処理分野全域において利用できると
いう効果がある。
により、高速化できるため、単に画像データの処理分野
のみならす広く信号処理分野全域において利用できると
いう効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例に供給はれるデータとアドレス値と
を説明するための説明図、第３図は従来の一例を示すブ
ロック図である。 １°゛°・°°データ比較器、２°°°°゛°太テ一タ
ラツチ回路、３・・・・・・ＡＮＤゲート、４・・・・
・・アドレスラッチ回路、５・・・・・・減算器、６・
・・・・・比較器、７・・・・・・マルチプレクサ、８
・・・・・・小データラッチ回路、９・・・・・・チー
タフランキング回路、１０．１０’・・・・・・最大値
検出モジュール、 ａ １ 、 ａ ２ 、 ａ ２”−＝入カアドレス、
ｂｔ、Ｊｒ）２ 、 ｂ ２’・・・・・・入カデータ
、ｃｌ、ｃ２．ｃ２’・・・・・・保持アドレス、ｄ、
ｈ、に、ｌ・・・・・・データ、ｅｌ。 ｅ２ 、 ｅ２／、、、、、、保持データ、ｆ、ｇ・・
・・・・アドレスラッチ信号、ＣＬ・・・・・・クロッ
ク信号、ｊ・・・・・・差分信号、ｉ・・・・・・最小
値信号、Ａ、Ｂ、Ｊ、に、Ｕ。 Ｍ・・・・・・データ。 代理人 弁理士 内 原 音 第 ｌ 図 １トー堅 −ミ 躬３図
第１図に示す実施例に供給はれるデータとアドレス値と
を説明するための説明図、第３図は従来の一例を示すブ
ロック図である。 １°゛°・°°データ比較器、２°°°°゛°太テ一タ
ラツチ回路、３・・・・・・ＡＮＤゲート、４・・・・
・・アドレスラッチ回路、５・・・・・・減算器、６・
・・・・・比較器、７・・・・・・マルチプレクサ、８
・・・・・・小データラッチ回路、９・・・・・・チー
タフランキング回路、１０．１０’・・・・・・最大値
検出モジュール、 ａ １ 、 ａ ２ 、 ａ ２”−＝入カアドレス、
ｂｔ、Ｊｒ）２ 、 ｂ ２’・・・・・・入カデータ
、ｃｌ、ｃ２．ｃ２’・・・・・・保持アドレス、ｄ、
ｈ、に、ｌ・・・・・・データ、ｅｌ。 ｅ２ 、 ｅ２／、、、、、、保持データ、ｆ、ｇ・・
・・・・アドレスラッチ信号、ＣＬ・・・・・・クロッ
ク信号、ｊ・・・・・・差分信号、ｉ・・・・・・最小
値信号、Ａ、Ｂ、Ｊ、に、Ｕ。 Ｍ・・・・・・データ。 代理人 弁理士 内 原 音 第 ｌ 図 １トー堅 −ミ 躬３図
Claims (1)
- 入力データを保持データと比較し大きい方を第１のデー
タ小さい方を第２のデータとして出力するとともに前記
入力データが前記保持データより大きいときにアドレス
ラッチ信号を出力するデータ比較器と、前記第１のデー
タをラッチし前記保持データとして出力する大データラ
ッチ回路と、前記アドレスラッチ信号が出力されたとき
に前記入力データと同期して供給される入力アドレスを
クロック信号と同期してラッチし保持アドレスとして出
力するとともに次段の入力アドレスとしても出力するア
ドレスラッチ回路と、前記入力アドレスと前記保持アド
レスとの差分信号が所定値より小さいときには最小値信
号を大きいときには前記第２のデータを第３のデータと
して出力するデータプランキング回路と、前記第３のデ
ータを次段の入力データとして出力する小データラッチ
回路とを含む最大値検出モジュールをＮ段カスケード状
に接続して構成されることを特徴とするランキング装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6928186A JPS62224823A (ja) | 1986-03-26 | 1986-03-26 | ランキング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6928186A JPS62224823A (ja) | 1986-03-26 | 1986-03-26 | ランキング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62224823A true JPS62224823A (ja) | 1987-10-02 |
Family
ID=13398088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6928186A Pending JPS62224823A (ja) | 1986-03-26 | 1986-03-26 | ランキング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161866A (ja) * | 1992-11-19 | 1994-06-10 | Nec Ic Microcomput Syst Ltd | Ｒａｍスキャン装置 |
-
1986
- 1986-03-26 JP JP6928186A patent/JPS62224823A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06161866A (ja) * | 1992-11-19 | 1994-06-10 | Nec Ic Microcomput Syst Ltd | Ｒａｍスキャン装置 |
| JP3190748B2 (ja) * | 1992-11-19 | 2001-07-23 | エヌイーシーマイクロシステム株式会社 | Ｒａｍスキャン装置 |
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