JP2001350622A - 多入力データソーティング回路 - Google Patents

Abstract

(57)【要約】 【課題】多入力データを大きさ順にデータソーティング
する、回路規模が小さく、制御に規則性があり且つ拡張
性の高い多入力データソーティング回路を提供する。 【解決手段】ｎビットの複数データが入力されるデータ
レジスタ１１、このデータレジスタ１１の出力側に接続
された入力データ制限回路１２および最大値一致検出回
路１５、入力データ制限回路１２の出力側に接続された
最大値検出回路１３およびこの最大値検出回路１３が検
出した最大値をラッチして最大値一致検出回路１５に入
力する最大値ラッチ回路１４より構成される。最大値一
致検出回路１５の出力は、入力データ制限回路１２に入
力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多入力データソーテ
ィング回路、特にデジタルデータ処理における多入力デ
ータを、データの大きさの順にソーティング処理する回
路に関する。

【０００２】

【従来の技術】デジタルデータの多入力データソーテン
グ処理に関する従来技術は、特開平１１−１２６１５５
号公報（以下、第１従来技術という）に開示されてい
る。２入力データのうち大きい方のデータを出力し、他
方の出力に小さい方のデータを出力するデータ並べ替え
回路を複数段縦続接続している。

【０００３】図１０に従来技術の機能ブロック図を示
す。この従来技術の例は、ｎビットの３入力データの場
合である。３個の２入力データ並べ替え回路１００、２
００および３００により構成される。ｎビット入力デー
タ１および２は、２入力データ並べ替え回路１００に入
力され、この２入力並べ替え回路１００の一方の出力と
ｎビット入力データ３が、２入力データ並べ替え回路２
００に入力される。また、２入力データ並べ替え回路１
００の他方の出力と２入力データ並べ替え回路２００の
一方の出力が、２入力データ並べ回路３００に入力され
る。そして、２入力データ並べ替え回路３００からｎビ
ット出力データの「最大値」および「中央値」が出力さ
れ、２入力データ並べ替え回路２００の残りの出力か
ら、ｎビット出力データの「最小値」が出力される。こ
こで、２入力データ並べ替え回路１００は、２入力デー
タ比較回路１００１、１対の２入力データセレクタ１０
０２、１００３およびインバータ（位相反転回路）１０
０４より構成される。２入力データ並べ替え回路２００
および３００も、２入力データ並べ替え回路１００と同
様構成である。

【０００４】入力データ数ｍが偶数である場合には、偶
数段には（ｍ／２）個の２入力データ並べ替え回路を使
用する。奇数段には、（ｍ／２−１）個の２入力データ
並べ替え回路を使用する。そして、２入力データ並べ替
え回路をｍ段縦続接続する。一方、入力データ数ｍが奇
数の場合には、各段には（ｍ−１）／２個の２入力デー
タ並べ替え回路を使用する。そして、ｍ段の２入力デー
タ並べ替え回路を縦続接続する。

【０００５】一方、本発明の一形態であり、画像処理に
おける画質改善手法の１つであり、局所領域中の濃度の
中央値を出力濃度として与えるメディアンフィルタの従
来技術としては、特開昭５７−１５５６７１号公報の
「メディアンフィルタ回路」（以下、第２従来技術とい
う）等に開示されている。この従来技術では、入力デー
タの中で、あるデータの値より大きいデータの数を数え
るという処理を特徴とする。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た第１および第２従来技術には、次の如き課題を有す
る。先ず、第１従来技術に開示された多入力データソー
ティング技法では、２入力データ並べ替え回路を複数段
縦続接続する方式であるために、入力データ数が増加す
ると回路規模が増大する。また、第２従来技術又は特開
平５−２３３８０４号公報に開示されるメディアンフィ
ルタでは、ハードウエアで実現するには回路規模が増大
すると共にそれを制御する制御回路が複雑になる。例え
ば、上述した第２従来技術では、メディアンフィルタを
実現するための入力データの中で、あるデータの値より
大きいデータの数を数えるという処理がハードウエアで
実現するするには、回路規模が増大し且つ回路が複雑で
ある。

【０００７】

【発明の目的】従って、本発明の主な目的は、ハードウ
ェアの規模が小さく、ハードウエア構成および制御に規
則性がある拡張性の高い多入力データソーティング回路
を提供することである。

【０００８】

【課題を解決するための手段】本発明による多入力デー
タソーティング回路は、ｍ個のｎビット入力データを受
けて、大きさの順にソーティングして出力する回路であ
って、最大値のデータを検出する最大値検出回路と、こ
の最大値検出回路の前段に設けられ、ｍ個のデータセレ
クタ回路を有するデータ制限回路とを備える。

【０００９】本発明の多入力データソーティング回路の
好適実施形態によると、最大値検出回路は、それぞれコ
ンパレータ回路およびこのコンパレータ回路の比較出力
で制御されるデータセレクタ回路を含む（ｍ−１）個の
ｎビット２入力データ比較モジュールにより構成され
る。最大値検出回路が検出した最大値データを保存する
最大値ラッチ回路からの最大値データを受け、入力デー
タと比較して一致検出する最大値一致検出回路とを備え
る。最大値一致検出回路は、２入力一致検出回路および
１つの最大値データに対して複数の入力データが一致し
た場合に、優先度付けするデータ優先回路より構成され
る。ｍ個のｎビット入力データを入力とする、ｍ個のデ
ータレジスタを有する。

【００１０】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明による多入力データソーティング回路
の好適実施形態を詳細に説明する。

【００１１】先ず、図１は、本発明による多入力データ
ソーティング回路の構成を示す機能ブロック図である。
この多入力データソーティング回路は、データレジスタ
回路１１、入力データ制限回路１２、最大値検出回路１
３、最大値ラッチ回路１４、最大値一致検出回路１５お
よびタイミング制御回路１６から構成されている。

【００１２】図１に示す多入力データソーティング回路
の各構成要素の構成および機能等を説明する。データレ
ジスタ回路１１は、ｍ個のｎビット入力データ１〜ｍに
対応して、ｍ個のｎビットのデータレジスタから構成さ
れている。入力データ制限回路１２は、ｍ個のデータセ
レクタ回路から構成され、それぞれデータレジスタ回路
１１の各データレジスタ出力に接続されている。各入力
データ制限回路１２は、最大値一致検出回路１５からの
セレクタ制御入力により、データレジスタ回路１１の各
データレジスタ出力をそのまま出力するか、データの最
小値である「０」データを出力するかを選択する機能を
有する。最大値検出回路１３は、入力データ制限回路１
２の各データ出力から最大値のデータを検出する。最大
値ラッチ回路１４は、（ｍ／２−０．５）個のｎビット
レジスタから構成されるシフトレジスタ回路で、最大値
出回路１３の出力結果である最大値データを保持する。
上述した最大値一致検出回路１５は、最大値ラッチ回路
１４のデータとデータレジスタ回路１１の各出力データ
とを比較して、一致検出する。この検出結果は、入力デ
ータ制限回路１２の各入力データ制限回路に出力する。
タイミング制御回路１６は、本発明の多入力データソー
ティング回路の全体タイミングを制御する。

【００１３】以下、図１に示す多入力データソーティン
グ回路の各構成要素１２〜１６をハードウェアで構成し
た場合の具体例を示す。図２は、入力データ制限回路１
２をハードウェアで構成した具体例である。図２の入力
データ制限回路１２は、ｍ個のｎビット２入力データセ
レクタ回路２０ａ〜２０ｍで構成される。各データセレ
クタ回路２０ａ〜２０ｍの入力データＡおよびＢとし
て、各入力データ１、２、…、ｍとデータの最小値であ
る「０」を入力する。また、各データセレクタ回路２０
ａ〜２０ｍのセレクタ端子Ｓに入力されるセレクタ制御
信号は、最大値一致検出回路１５からの信号出力であ
る。

【００１４】図３は、図１に示す最大値検出回路１３を
ハードウェアで構成した具体例である。この最大値検出
回路１３は、複数のｎビット２入力データ比較モジュー
ル（３０ａ、３０ｂ、…）により構成される。ｍ個のｎ
ビット入力データに対しては、（ｍ−１）個のｎビット
の２入力データ比較モジュール３０が必要になる。図４
は、これら各２入力データ比較モジュール３０の更に詳
細構成を示す。図４に示すｎビット２入力データ比較モ
ジュール３０は、ｎビット２入力データＡ、Ｂの大小比
較するコンパレータ回路３２と、ｎビット２入力データ
セレクタ回路３１から構成される。このｎビット２入力
データ比較モジュール３０では、コンパレータ回路３２
で２入力データＡ、Ｂを比較する。その比較結果を、２
入力データセレクタ回路３１のセレクト端子Ｓに入力
し、入力データＡ、Ｂをセレクトすることにより、２入
力データＡ、Ｂのうち大きいデータ値を出力する機能を
有する。

【００１５】図５は、図１に示す最大値一致検出回路１
５をハードウェアで構成した場合の具体例であり、一致
検出回路５１およびデータ優先回路５０の縦続接続回路
より構成される。一致検出回路５１は、入力データ１用
のｎビット２入力一致回路５１ａ〜５１ｋ、入力データ
２用のｎビット２入力一致回路５２ａ〜５２ｋ、…、入
力データｍ用のｎビット２入力一致回路５ｍａ〜５ｍｋ
より構成される。この一致検出回路５１は、最大値ラッ
チ回路１４のｋ（ｋ＝ｍ／２−０．５）個のデータとｍ
個の各入力データとの一致を検出する。ｎビット２入力
一致検出回路５１ａ〜５１ｋは、最大値ラッチ回路１４
のｋ（ｋ＝ｍ／２−０．５）個のデータと入力データ１
との一致を検出する。ｎビット２入力一致検出回路５２
ａ〜５２ｋは、最大値ラッチ回路１４のｋ（ｋ＝ｍ／２
−０．５）個のデータと入力データ２との一致を検出す
る。以下、同様にｎビット２入力一致検出回路５ｍａ〜
５ｍｋは、最大値ラッチ回路１４のｋ（ｋ＝ｍ／２−
０．５）個のデータと入力データｍとの一致を検出す
る。

【００１６】一方、最大値一致検出回路１５を構成する
データ優先回路５０は、各最大値に対するデータ優先回
路５０ａ、５０ｂ、…、５０および５０（ｋ＋１）より
構成される。これらからデータ優先回路５０ａ〜５０
（ｋ＋１）は、１つの最大値データに対し、複数の入力
データが一致した場合に、優先度を付けて、ただ１つの
入力データのみが一致したとする回路である。データ優
先回路５０ａ〜５０ｋは、全て同様構成である。複数の
入力データがあった場合（例えば、論理「Ｈ」）のデー
タ優先回路で、ｍ個の入力データに優先度を付ける構成
とし、複数の入力データがあった場合においても、出力
結果としては必ず１つだけにする回路である。

【００１７】図６は、図５に示すデータ優先回路５０を
ハードウェアで構成した場合の具体例を示す。図６の具
体例では、入力データ１を位相反転するインバータ６１
ａ、このインバータ６１ａで位相反転されたデータ１お
よび入力データ２を入力とするＡＮＤゲート６２ａ、こ
のＡＮＤゲート６２ａの出力を位相反転するインバータ
６１ｂ、これらインバータ６１ａおよび６１ｂで位相反
転されたデータおよび入力データ３を入力とするＡＮＤ
ゲート６２ｂの如く、複数のインバータ６１およびＡＮ
Ｄゲート６２より構成される。出力データ１、２、３、
…は、入力データを直接出力する以外、上述したＡＮＤ
ゲート６２ａ、６２ｂ、…より取り出す。この構成によ
り、入力データ１の優先度が一番高くなっている。例え
ば入力データに論理「Ｈ」が入力した場合には、他の入
力データに論理「Ｈ」があったとしても、出力データは
入力データ１に対応する出力データ１のみが論理「Ｈ」
となり、他の出力データは全て論理「Ｌ」となる。論理
和回路５０（ｋ＋１）は、ｍ個のｋ入力論理和（ＯＲ）
ゲートから構成されている。それぞれの論理和ゲートで
は、前段の各データ優先回路５０ａ〜５０ｋの各入力デ
ータに対応する出力データに対して論理和をとる構成に
なっている。

【００１８】次に、本発明による多入力データソーティ
ング回路の動作を、図１を参照して説明する。この多入
力データソーティング回路では、ｍ（ｍは奇数）個の入
力データの場合、（ｍ／２＋０．５）回の最大値検出処
理が必要となる。先ず、ｍ個のｎビット入力データをデ
ータレジスタ回路１１にラッチする。

【００１９】これから、最初の最大値検出処理を実施す
る。最初の最大値検出処理において、最大値ラッチ回路
１４が初期化されており、シフトレジスタの各データ値
としては、最小値である「０」が入力されている。最大
値一致検出回路１５では、最大値ラッチ回路１４のシフ
トレジスタの各データ値と入力データ値との一致検出を
実施しているので、入力データが「０」の場合のみ一致
を検出し、対応する入力データ制限回路１２の各入力デ
ータ制限回路に論理レベル「１」を送出する。

【００２０】入力データ制限回路１２の各入力データ制
限回路は、最大値一致検出回路１５から入力する制御信
号が論理レベル「０」のとき、入力データを出力する。
入力する制御信号が論理レベル「１」のとき、データ
「０」を出力する。従って、入力データ値が「０」以外
の入力データは、入力データ制限回路１２からそのまま
出力される。最大値検出回路１３により最大値が検出さ
れ、最大値ラッチ回路１４のシフトレジスタに入力され
る。

【００２１】次に、２回目の最大値検出処理を説明す
る。最初の最大値検出処理により、ｍ個の入力データの
最大値が、最大値ラッチ回路１４のシフトレジスタに入
力されたとき、最大値一致検出回路１５では、シフトレ
ジスタの内容と入力データとの一致を検出する。即ち、
上述した「０」データの他、新たに検出した最大値と入
力データ値の一致を検出する。最大値である入力データ
が入力されている入力データ制限回路１２のデータセレ
クタ回路２０は、最大値一致検出回路１５から入力する
制御信号が論理レベル「１」になるので、回路出力とし
てはデータの最小値である「０」を出力する。従って、
２回目の最大値検出処理では、最初の最大値検出処理で
検出した最大値を除いた、入力データで最大値検出処理
を実施するのと同等になる。

【００２２】同様に、３回目の最大値検出処理を説明す
る。上述した１回目および２回目の最大値検出処理によ
り、最大値と最大値の次に大きなデータが既に最大値ラ
ッチ回路１４のシフトレジスタに入力されている。最大
値一致検出回路１５では、最大値ラッチ回路１４のシフ
トレジスタの内容と入力データとの一致を検出する。上
述した如く、最大値と最大値の次に大きなデータが入力
データとして入力されている入力データ制限回路１２の
データセレクタ回路２０は、最大値一致検出回路１５か
ら入力する制御信号が論理レベル「１」になるので、回
路出力としてはデータ「０」を出力する。従って、３回
目の最大値検出処理では、１回目、２回目の最大値検出
処理で検出した最大値を除いた入力データで最大値検出
処理を実施するのと同等になる。

【００２３】以下同様にして、最大値検出処理を実施す
る。最後の最大値検出処理である（ｍ／２＋０．５）回
目の処理を説明する。今までの（ｍ／２−０．５）回の
最大値検出処理により、既にｍ個の入力データの中で最
大値から順番に（ｍ／２−０．５）個のデータが最大値
ラッチ回路１４のシフトレジスタに入力されている。最
大値一致検出回路１５において、最大値ラッチ回路１４
のシフトレジスタの内容と入力データとが一致したデー
タが入力されている入力データ制限回路１２のデータセ
レクタ回路２０の出力は、データ「０」を出力する。従
って、（ｍ／２＋０．５）回目の最大値検出処理では、
今までの（ｍ／２−０．５）回の最大値検出処理で検出
した最大値を除いた入力データで最大値検出処理を実施
するのと同等になり、ｍ個のデータの中間値を検出する
ことになる。ここで、最大値検出処理において、検出し
た最大値と同じ値の入力データが複数個存在した場合に
は、最大値一致検出回路１５では、１つの最大値に対し
複数の入力データとの一致を検出することになる。しか
し、入力データ１から入力データｍ方向に優先度を設け
ることにより、最大値一致検出回路１５では、１つの最
大値に対し、入力データとの一致はただ１つだけ出力す
るよう構成している。

【００２４】本発明の用途例として、画像処理における
画質改善手法の１つであるメディアンフィルタの処理方
式を具体的な数値を使用して処理ステップ毎に説明す
る。図７は、入力データが９個（ｍ＝９）で１６ビット
データである場合のメディアンフィルタ処理を示してい
る。図７の処理ステップ（０）は、入力データがデータ
レジスタにセットされた状態を示している。また、最大
値ラッチレジスタの内容もデータの最小値である「０
０」になっている（初期状態）。

【００２５】次に、処理ステップ（１）では、初回の最
大値検出処理の結果を示している。この処理において、
入力データの中で最大値であるデータレジスタのデー
タ「ｅ２」が最大値として検出される。

【００２６】処理ステップ（２）では、データ「ｅ２」
を最大値としてラッチすると共に、最大値として検出し
たデータレジスタのデータ「ｅ２」をデータの最小値
である「００」にしている。

【００２７】処理ステップ（３）では、処理ステップ
（２）のデータに対して２回目の最大値検出処理を行
う。この場合、処理ステップ（２）のデータの中で最大
値であるデータレジスタのデータ「ｃａ」が、最大値
として検出される。従って、初期状態であるステップ
（０）における９個の入力データの中で２番目に大きな
データを検出することになる。

【００２８】処理ステップ（４）では、処理ステップ
（２）と同様の処理を実施する。データ「ｃａ」を最大
値としてラッチすると共に最大値として検出したデータ
レジスタのデータ「ｃａ」をデータの最小値である
「００」にしている。

【００２９】処理ステップ（５）では、処理ステップ
（４）のデータに対して３回目の最大値検出処理を行
う。この場合、処理ステップ（４）のデータの中で最大
値であるデータレジスタのデータ「ｂ３」が最大値と
して検出される。従って、初期状態であるステップ
（０）における９個の入力データの中で３番目に大きな
データを検出することになる。

【００３０】処理ステップ（６）では、処理ステップ
（２）と同様の処理を実施する。データ「ｂ３」を最大
値としてラッチすると共に最大値として検出したデータ
レジスタのデータ「ｂ３」をデータの最小値である
「００」にしている。

【００３１】処理ステップ（７）では、処理ステップ
（６）のデータに対して４回目の最大値検出処理を行
う。この場合、処理ステップ（６）のデータの中で最大
値であるデータレジスタのデータ「７ｃ」が最大値と
して検出される。従って、初期状態であるステップ
（０）における９個の入力データの中で４番目に大きな
データを検出することになる。

【００３２】処理ステップ（８）では、処理ステップ
（２）と同様の処理を実施する。データ「７ｃ」を最大
値としてラッチすると共に最大値として検出したデータ
レジスタのデータ「７Ｃ」をデータの最小値である
「００」にしている。

【００３３】処理ステップ（９）では、処理ステップ
（８）のデータに対して５回目の最大値検出処理を行
う。この場合、処理ステップ（８）のデータの中で最大
値であるデータレジスタのデータ「６４」が最大値と
して検出される。従って、初期状態であるステップ
（０）における９個の入力データの中で５番目に大きな
データ、即ち中間値を検出することになる。

【００３４】図８は、図７の入力データが９個（ｍ＝
９）である場合のメディアンフィルタ処理のタイミング
を示す。ストローブ信号（図８（ａ）参照）では、入力
データをラッチすると共に最大値ラッチ回路のデータを
データの最小値である「０」にする。データクロック
（図８（ｂ）参照）は、最大値検出処理した結果を、最
大値ラッチ回路に取り込むための信号である。図８
（ｃ）には、これら処理内容が示されている。

【００３５】図９は、本発明による多入力データソーテ
ィング回路の第２実施形態の構成を示す。この第２実施
形態は、データレジスタ９０１、最大値検出回路９１
１、９２１、…、９ｊ１および入力データ制限回路９１
２、９２２、…より構成される。最大値検出回路９１１
および入力データ制限回路９１２により初回の最大値検
出処理を行う。最大値検出回路９２１および入力データ
制限回路９２２により２回目の最大値検出処理を行う。
また、最大値検出回路９ｊ１を含む回路部分によりｊ回
目の最大値検出処理を行う。ここで、ｊ＝（ｍ／２＋
０．５）である。この第２実施形態の基本的な処理方式
は、上述の通りであるが、演算回数の低減についてさら
に工夫している。その第２実施形態によりメディアンフ
ィルタを構成した場合には、上述の如く、入力データ数
がｍ個（ｍは奇数）であれば、（ｍ／２＋０．５）回の
最大値検出処理を行う。即ち、このメディアンフィルタ
の処理時間としては、クロック数として（ｍ／２＋０．
５）回分の時間が必要である。

【００３６】図９を参照すると、処理回路としては、
（ｍ／２＋０．５）回の最大値検出処理を直列に実施す
る構成である。従って、この第２実施形態では、入力デ
ータをデータレジスタ９０１にセットするだけで、メデ
ィアンフィルタの目的である中間値を検出できる。

【００３７】図９に示す本発明の第２実施形態では、ハ
ードウェアの規模は第１実施形態よりも大きくなるが、
１回の処理で中間値を検出でき、ハードウェアのタイミ
ング制御回路を削除できる効果がある。

【００３８】以上、本発明による多入力データソーティ
ング回路およびそれを使用するメディアンフィルタの構
成および動作を詳述した。しかし、斯かる実施形態は、
本発明の単なる例示に過ぎず、何ら本発明を限定するも
のではない。本発明の要旨を逸脱することなく、特定用
途に応じて、種々の変形変更が可能であること、当業者
には容易に理解できよう。

【００３９】

【発明の効果】以上の説明から理解される如く、本発明
の多入力データソーティング回路によると、次の如き実
用上の顕著な効果が得られる。先ず、複数入力データか
ら最大値を検出する回路の前段に入力データを制御する
回路を設けたという基本構成に基づき、同様な最大値検
出処理を実行するだけで、データの大きさ順にデータソ
ーティングが構成可能である。従って、ハードウェア規
模が小さくなる。

【００４０】また、ハードウェア構成に規則性があり、
制御が容易であるため、拡張性の高い多入力データソー
ティング回路が構成でき、特に画像処理における画質改
善手法の１つであるメディアンフィルタ等に好適であ
る。

【図面の簡単な説明】

【図１】本発明による多入力データソーティングの第１
実施形態の機能ブロック図である。

【図２】図１中に示す入力制限回路の具体例のブロック
図である。

【図３】図１中に示す最大値検出回路の具体例のブロッ
ク図である。

【図４】図３中に示す最大値検出回路を構成するｎビッ
ト２入力データ比較モジュールの詳細構成図である。

【図５】図１に示すの最大値一致検出回路の具体例のブ
ロック図である。

【図６】図５に示す最大値一致検出回路のデータ優先回
路の具体例のブロック図である。

【図７】本発明による多入力データソーティング回路の
９入力データの場合の処理方式を示す。

【図８】９入力データの場合におけるメディアンフィル
タの処理タイミングチャートである。

【図９】本発明による多入力データソーティング回路の
第２実施形態の機能ブロック図である。

【図１０】従来技術の機能ブロック図である。

【符号の説明】

１１ データレジスタ １２ 入力データ制限回路 １３ 最大値検出回路 １４ 最大値ラッチ回路 １５ 最大値一致検出回路 １６ タイミング制御回路 ２０ａ〜２０ｍ データセレクタ回路 ３０ａ、３０ｂ、… ２入力データ比較モジュール ３１ データセレクタ ３２ コンパレータ回路 ５０ データ優先回路 ５１ 一致検出回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】ｍ個のｎビット入力データを受けて大きさ
   の順にソーティングして出力する多入力データソーティ
   ング回路において、 最大値のデータを検出する最大値検出回路と、該最大値
   検出回路の前段に設けられ、ｍ個のデータセレクタ回路
   を有するデータ制限回路とを備えることを特徴とする多
   入力データソーティング回路。
2. 【請求項２】前記最大値検出回路は、それぞれコンパレ
   ータ回路および該コンパレータ回路の比較出力で制御さ
   れるデータセレクタ回路を含む（ｍ−１）個のｎビット
   ２入力データ比較モジュールより構成されることを特徴
   とする請求項１に記載の多入力データソーティング回
   路。
3. 【請求項３】前記最大値検出回路が検出した最大値デー
   タを保存する最大値ラッチ回路からの前記最大値データ
   を受け、前記入力データと比較して一致検出する最大値
   一致検出回路を備え、該最大値一致検出回路の出力によ
   り前記データ制限回路の前記ｍ個のデータセレクタ回路
   を制御することを特徴とする請求項１又は２に記載の多
   入力データソーティングを回路。
4. 【請求項４】前記最大値一致検出回路は、２入力一致検
   出回路および１つの最大値データに対して複数の入力デ
   ータが一致した場合に、優先度を付けるデータ優先回路
   より構成されることを特徴とする請求項１、２又は３に
   記載の多入力データソーティング回路。
5. 【請求項５】前記ｍ個のｎビット入力データを入力とす
   るｍ個のデータレジスタを有することを特徴とする請求
   項１、２、３又は４に記載の多入力データソーティング
   回路。