JPS5938771B2 - Ｐｃｍ文字からステツプ状アナログ信号を発生する復号器 - Google Patents

Description

【発明の詳細な説明】 本発明は、文字の符号化された値に実質的に等しい文字
時間中の平均アナログ値を有するステップ状アナログ信
号をＰＣＭ文字から発生する復号器に関する。

従来の多くの型のディジタル・アナログ復号器では、与
えられた分解能を有するように入力ディジタル情報をア
ナログ形態に変換する操作を行う回路（こは極めて精度
の高い回路素子を用いている。

しかしこれに対し、時間内挿型復号器では、情報を少く
とも１回天ざつばに判定し、次に入力ディジタル情報の
値に等しい平均アナログ信号振幅を得るため所定の期間
内に種々の方法で上記大ざっばな判定を変更することに
より同様な分解能を達成することができる。

時間内挿型復号器の原理は、アナログ信号振幅を精密に
決定するためにアナログ技法を用いるのに比べて、ディ
ジタル技法では比較的精密でない回路素子を用いても回
路の動作時間を精密に決定し得るという事実を利用して
いる。

従来技術に従う時間内挿型ディジタル・アナログ復号器
は少数しか存在しない。

以下にその内の３つの例を示す。

第１の例はジエー・シーキャンディの出願である米国特
許第３，８９３，１０２号で、全体のアナログ平均値を
得るため、ディジタル的に決定された時刻において、初
期の粗いアナログ値から１つのより高次の振幅への単一
振幅ステップと２レベル技法を用いるディジタル・アナ
ログ変換器が述べられている。

他の例では、再び２レベル復号技法が用いられているが
、所望の平均アナログ振幅を形成するため、１文字時間
内において、上述の粗い初期アナログ値ともう１つの他
のアナログ値の間の複数振幅ステップが用いられている
。

米国特許第３，９２５，１３１号では、差分パルス符号
化ビット流からアナログ信号を取り出すディジタル・ア
ナログ変換器が述べられている。

変換器へのディジタル入力によって表わされる元のアナ
ログ情報のナイキスト間隔にわたって所望の平均値を有
するステップ状アナログ信号を発生するため、複数の離
散アナログ信号レベルが連続的なディジタル累積操作か
ら得られる。

従来の時間内挿型のディジタル・アナログ変換器の１つ
の問題点は、遠隔点間のディジタル信号の商用伝送は通
常線形または圧伸符号化則に従って形成されたパルス符
号変調（ＰＣＭ）信号によって実行されている点である
。

従って、上述の最後の例の型のビット直列復号器は、差
分パルス符号化フォーマットを回復する回路を前段に設
けなければ商用システムでは利用できないことになる。

しかし、そのような付加的な符号変換回路は通常ＰＣＭ
ワード全体に応動し、従って符号操作の価格は必然的に
可成り増加する。

上述の他の復号器の例はＰＣＭディジタル信号ワードに
対して作用するが、上述の最後の例で述べられている型
の符号器（これは復号器と共同動作を行う）で用いられ
ているシフト・レジスタ型の累積は使用していない。

従って、上述の第１および第２の例の復号器がＰＣＭ信
号フォーマットに対して作用すべく用いられる場合には
、符号器に対してはある型の装置を、そして復号器に対
しては異なった型の装置を用いる必要がある。

例数なら、抵抗回路網を除いて、使用されている装置は
一般に符号器および復号器に対し共通でないからである
。

上述の問題点は本発明によって解決された。

すなわち本発明の復号器は、ディジタル情報を可逆的に
累積する手段と、文字の最上位ビット部分によって表わ
されるアナログ情報の値に相応する２進符号化された値
に上記累積を行う手段をプリセットする手段と、複数個
の周期的に再起する上記累積を行う手段の相続くプリセ
ットの間の期間の各々の間順序付けられた増分システム
において、一時に１ステツプ上記プリセツトされた符号
化された値を増減すべく上記累積を行う手段を作動させ
る手段と、上記文字の最下位ビット部分に応動して上記
期間中上記プリセット値が中間ステップであるような３
ステツプのレンジを含む増減機能のパターンを制御する
手段と、上記累積を行う手段のその時点における２進符
号化された内容の値に相応する上記期間の各々における
振幅を有するアナログ信号を取り出す手段とにより特徴
付けられる。

本発明は、ディジタル文字ｄ最上位振幅ビット群表現を
、該ピント群によって規定される量および予め定められ
た高次および低次の量から代数的に決定された振幅レベ
ルの間で、可逆的ステップ変化をさせることにより従来
技術の問題の少くとも一部を解決した。

このステップ変化は同一のディジタル文字の最下位振幅
ビット群の値によって制御されるパターンで実行される
。

高次および低次の量は、予め定められた順序付けられた
増分システム中の初期の最上位ビット群表現の夫々直ぐ
上および下である。

変化する最上位ビット群表現から取り出されたアナログ
信号は、そのステップにおける最上位ビット群の符号化
された値から代数的に決定される各ステップの振幅を有
している。

そのアナログ信号の、ディジタル文字が入手される期間
にわたっての平均値はその文字の値に等しいかまたは直
接比例している。

本発明の実施例では、可逆的ステップ変化は可逆ディジ
タル累積器、例えばシフト・レジスタ累積器（これはＰ
ＣＭ文字速度より実質的に速い予め定められた速度で、
クロックされている）によって実行される。

そして該シフト・レジスタには最下位ビット群に応動し
て発生された模擬差分パルス符号変調信号によって方向
コマンドが提供される。

更に、上記模擬差分パルス符号変調信号は隣接クロック
期間の各離散対の間、累積器がその期間の対に対する選
択された系列（その系列は模擬差分符号とクロック信号
の位相関係に依存する）中において反対方向に動作さら
れるよう使用される。

最初に、第１図と関連して、以下で議論する本発明の図
示の実施例で用いられている圧伸ＰＣＭ符号化方式につ
いて述べることにする。

勿論他の符号化方式を本発明の基本原理に従って構成さ
れた復号器で用いることも可能である。

図示の圧伸符号化方式はμ則圧縮の線形区分近似である
。

説明の便宜上スケールの正の部分のみを示しである。

第１図の各々の圧伸コード・セグメントはスケールの下
に書かれた境界番号とスケールの上に書かれた括弧に入
れられたセグメント番号で表わされる。

境界番号はセグメントの下側振幅境界の振幅レベルを表
わす。

境界番号は該境界の振幅レベル中に存在する単位長の振
幅セグメント（ここで単位長のセグメントとは０セグメ
ントのことである）の数を表わすことになる。

セグメントの大きさはＯから両方向に向って２の巾乗で
増大する。

即ち、各セグメントは０から出発するセグメント系列中
の１つ前のセグメントの２倍の大きさを有している。

各セグメントは１６の等しい区間に分割されているが、
図示の便宜上第１図のセグメント番号０中には８つだけ
示しである。

もち論、もし相応する線形振幅スケールを考える場合に
は、このようなスケール上の基本単位となる振幅は、セ
グメント長ではなく、圧縮された系のセグメント番号０
中の区間長が相応することになる。

一様線形ＰＣＭ符号化方式では、１ビツトの符号ビット
を含めて８ビツトからなる圧伸ＰＣＭ方式で符号化した
振幅レンジを、同等な分解能で符号化するには１ビツト
の符号ビットを含めて１３ビツトが必要となる。

一様線形ＰＣＭ方式（以下では単に一様ＰＣＭ符号化方
式と呼ぶことにする）では、すべての振幅ステップは同
じ大きさであり、各ステップを通っての累進の仕方は直
線的である。

本発明を説明するため、８つの正セグメントと８つの負
セグメントのスケールを仮定すると、各ＰＣＭワードは
１つの符号ビットと７つの振幅ビットを含むことになる
。

臼型的な例では、振幅ビットの上位３ビツトがセグメン
ト、ビットを表わし、振幅ビットの下位４ビツトがその
セグメント内の区間数を与える。

第１図には臼型的なＰＣＭワードの例が示しである。

これは１０進の値＋２０を示すものでＰＣＭコード、ワ
ードは０１０００１０１である。

この文字において最左端のビットは符号ビットであり、
表わされた数値が正であることを示す。

次の３ビツトは振幅ビットの上位３ビツト１００であり
、２進符号としてセグメント番号４を示す。

即ち振幅セグメントの境界１５から始まっていることを
示す。

最後に、振幅ビットの下位４ビツト０１０１は区間数が
５であることを示す。

この点は第１図において文字（０１０００１０１）の近
くの矢印で示しである。

第２図において、ＰＣＭワード源１０は予め定められた
ワード速度で圧伸ＰＣＭワードを提供し、アナログ形態
に復号する。

このワード源は遠隔送信局からの伝送線路（図示せず）
または上記の如きディジタル文字を発生する他の発生源
であって良い。

これら文字はビット並列の形でワード源１０の別個の出
力から提供される。

各文字の符号ビットは導線１１（またＳでも示す）上に
提供され、ワード源１０から１ビツト、レジスタ１２を
作動させるべく加えられる。

この１ビツト・レジスタ１２はワード源１０からの情報
の１文字時間中符号情報を記憶する。

レジスタ１２はＤ型双安定回路であり、これはそのＣ入
力がクロック信号により活性化されるとき、そのＤ入力
に存在する信号状態を記憶する。

この型のレジスタは当業者にあっては周知であり、真お
よび補元の出力を提供する。

ここで補元の出力は小さな白丸で示されている。

レジスタ１２はクロック導線１３上のクロック信号によ
ってＰＣＭワード速度で作動せられる。

クロック源１６は第２図の復号器に対し必要なタイミン
グ情報を同期回復回路（図示せず）によりＰＣＭ源１０
から抽出する。

ここでこのクロック源は本目的に適したものであれば当
業者に周知のいかなる型のものであっても良い。

クロック源１６の出力の周波数は周波数分割器１７によ
り１／２にされる。

この周波数分割器１７は１６で割る更なる波数分割器１
８を、駆動する。

分割器１８の出力はワード速度のクロック、パルスを導
線１３および付加導線１５に供給する。

一組の導線１９はワード源１０からの各ワードの振幅ビ
ットの上位３ビツトを符号トランスレータ２０（これに
ついては以下で述べる）に加える。

同様に一組の付加導線２１はワード源１０からの振幅ビ
ットの下位４ビツトをスタティック、レジスタ２２に加
える。

このレジスタ２２は導線１５から加えられるロード、パ
ルスによってＰＣＭワード速度で上記４ビツトの情報が
ロードされる。

符号トランスレータ２０は、導線の組１９上の２進符号
化されたセグメント番号情報から、ｎ二ｍ符号化システ
ムによる相応する２進符号化された数値をトランスレー
タ出力導線２３上に発生する。

このようにして発生された数値は、第１図のスケールの
下に書いであるセグメント境界数値（これは第１図のス
ケールの上に書いである括弧中に示すセグメント番号に
相応する）の２進符号である。

当業者にあっては、各々のセグメント境界数値は、下位
ｎビットが１で上位ｍビットが０（ここでｎはセグメン
ト番号）である２進符号化された数値であることを理解
されよう。

このためにトランスレータ２０の出力に現われる符号が
ｎ：ｍ符号と呼ばれるのである。

この符号はまた時としてシフト符号、またはシフト圧伸
符号と呼ばれる。

何故ならこの符号はシフト操作により増減し得るからで
ある。

この型の符号およびシフト圧伸は、差分パルス符号化方
式のアキュミュレータに関して先に述べた最後の例で述
べられている。

トランスレータ２０の如き符号トランスレータは当業者
において周知である。

この様なトランスレータの１つの例が先に述べた第１の
例（米国特許第３．８９３．１０２号）に示されている
。

そこでは必要な翻訳を行うのにＡＮＤゲートとＯＲゲー
トの組合せが用いられている。

本出願の図面には、ＡＮＤおよびＯＲゲートより成る同
じ型のトランスレータがこれ以上の説明なしに示されて
いる。

第１図の符号化システムのスケールに関して先に述べた
ようにセグメント番号をセグメント境界数値に翻訳する
場合、トランスレータ２０の入力導線が一番上に来てお
り、次に上位の桁の導線は順次その下に配置されている
ことに注意されたい。

トランスレータの出力側では、最上位ビット出力導線は
また図示の如く、トランスレータの最下部にあり、それ
たり下位の導線はその上に順次配置されており、従って
導線群２３中の最下位ビット出力導線は第２図に示す如
く最上部に位置する。

オールＯ状態の他に７つの異なる信号状態が最上位ビッ
ト導線の組１９によって表わされるのであるから、トラ
ンスレータ２０には図示の如く７本の出力導線が設けら
れている。

出力導線２３の各々はディジタル、アキュミュレータの
プリセット入力に接続されている。

このディジタル、アキュミュレークはワード源１０から
の最上位振幅ビット群情報の値を増減するのに用いられ
る。

このディジタル、アキュミュレータは８段の可逆シフト
、レジタル２６である。

トランスレータ２０からの７本の出力導線２３は、シフ
ト、レジスタ２６の下位７段の入力をプリセットして以
前のレジスタの内容に上書きすべく加えられる。

最上位段は地気導線３０によって示されているように常
に０にプリセットされている。

レジスタ２６の各段は真および補元出力を有し、これら
は極性選択理論回路２７に加えられている。

各段の補元出力は小さな白丸で示されており、各段には
相応する出力導線が接続されている。

トランスレータ２０中のゲート接続の簡単さに注目され
たい。

このトランスレータ２０はワード源１０からの各文字の
ビットのほんの一部に対してのみ作用する。

この簡易性は上記ｎ：ｍ符号によって更に増進される。

即ちｎ：ｍ符号は比較的精度の良くないインピーダンス
素子によってもアナログ形態に変換することが出来る。

これは、上記最後の例中の時間内挿型復号器を使用し得
る差分ＰＣＭフォーマットに一様または圧伸ＰＣＭを変
換するのに従来技術で用い得るトランスレータと対照的
である。

従来のトランスレータの場合、一様ＰＣＭワード全体を
差分パルス符号化フォーマットに変換するには、極めて
高いクロック速度で動作する例えば極めて２進運度の速
い乗算器を使用する必要がある。

圧伸ＰＣＭワードの場合には、差分符号化フォーマット
に変換する前に一様フォーマットに変換する必要がある
。

シフト、レジスタ２６は、導線１３からのワード、クロ
ック信号に応動して、導線２３上に含まれる情報がワー
ド速度でロードされる。

レジスタ２６はクロック源１６から直接導線２８に供給
されているシフト、クロック信号によってシフト。

モードで動作する。

このシフト、クロック信号を第３図に示すが、各々の正
に向う信号の振幅は２進の“１１１信号の振幅レベルを
有している。

１シフト動作は各シフト、クロック、パルスに応動して
実行されるが、ワード、クロック、パルスと一致して生
じるシフト、り田ンク、パルスに対しては、レジスタ内
の論理回路によってシフト動作は禁止される。

シフト、クロック、パルスとワード。クロック、パルス
が一致する場合、ワード、クロック、パルスは先に述べ
た如くシフト、レジスタに信号をロードする。

シフト、レジスタ２６の最上位ビット段は、接地された
導線１２９によって示すように、最上位ビット段から最
下位ビット段に向うシフト動作に応動して２進の０を該
算上位ビット段中に注入するようバイアスされている。

最下位ビット段から最上位ビット段に向う逆方向のシフ
トに応動して、符号制御回路網１００（これはＮＯＲゲ
ート１０１、排他的ＯＲゲート１０２．１ビツト、レジ
スタ１０３．および排他的ＮＯＲゲート１０４より成る
）からの導線２９によってデータが最下位ビット段に注
入される。

はとんどの場合、シフト。

レジスタ２６中に注入されるデータは２進の０であると
、その後の何回かのシフト動作の間、最下位ビット段中
に１でなく０を注入することが必要となることがある。

符号制御回路網１００の動作と、導線２９上のデータが
Ｏに変わる条件については以下で述べる。

テキサス、インスツルメントの５Ｎ７４１９８型シフト
、レジスタが上で述べた仕方で動作を制御し得る入力を
有する商業的に入手し得る可逆シフト、レジスタの一例
である。

シフト、レジスタ２６の動作の方向はＰＣＭワード源１
０からの各文字の最下位振幅ビット群によって制御され
る。

これらビット群はレジスタ２２の出力端子に現われ、２
進速度乗算器（ＢＲＭ）３１の速度選択入力端子に加え
られる。

この速度乗算器はまた、導線３２により、周波数分割器
１７の出力からクロック信号を受信する。

その結果、導線３２上の乗算器りピンク２６に加えられ
るシフト、クロック信号の１／２の速度となる。

２進速度乗算器３１の出力は導線３３上に現われるが、
これは１文字時間中にレジスタ２２中に記憶された最下
位振幅ビット群の値に等しいパルス数を有するパルス列
である。

導線３３上の該乗算器出力信号中のパルスは１文字時間
に亘ってほぼ一様に分布している。

各パルスの前縁および後縁は異なるシフト、クロック時
間内で生起する。

この乗算器出力信号列の例を最下位ビット群の値が５，
１および１２の場合について第３図に示す。

２進速度乗算器およびその動作については当業者にあっ
ては周知である。

第３図のクロックパターンによって示すように、周波数
分割器１７および１８は立下りでトリガされる回路であ
る。

このような分割器は例えばテキサス、インスツルメント
の５Ｎ７４Ｓ１１２の如き商業的に入手し得る双安定回
路で構成することが出来る。

２つのＡＮＤゲート３６および３７は導線３２上の乗算
器クロックと導線３３上の乗算器出力の組合せに応動し
て、ＯＲゲート３８を通してレジスタ２６に方向制御コ
マンドを提供する。

これらのゲートは共同動作を行うから、同じ型の２つの
コマンドしか逐次生起できない。

ゲート３６は論理の“１゛、即ち正の入力信号が同時に
生起することに応動し、ゲート３７は２つの反転入力端
子を有しているから導線３２および３３上に共にパルス
が存在しないことに応動してゲートから出力パルスを発
生する。

ＯＲゲート３８はゲート３６および３７の出力を導線１
０７を介してシフト、レジスタ２６の方向制御入力に加
える。

このようにして、ＯＲゲート３８からの２進の“′１″
信号はレジスタ２６をその最上位ビット段方向にシフト
し、導線２８からのシフト、コマンド時刻にゲート３８
からのパルスが無い場合には、レジスタはその最下位ビ
ット段方向にシフトされる。

レジスタ２２中に記憶された上記３つの異なる値に対す
るゲート３８からの方向制御コマンド（Ｕ／Ｄオーダ）
のセグメントを第３図に示す。

これから第３図の最上部に示す各シフト、クロック、パ
ルスに対しいずれの場合にも１つのコマンド（パルスの
ある場合及びパルスの無い場合のいずれか）が発生され
ることが分る。

１つのアップ。コマンド（最上位ビット段方向へのシフ
ト）と１つのダウン、コマンド（最下位ビット段方向へ
のシフト）がシフト、クロック、パルスの各離散対に対
して提供されている。

ここで“離散対°゛とは、他のクロック、パルス対中に
含まれない相続くクロック。

パルスのみを含むクロック、パルス対を意味する。

任意のアンプ、ダウン、コマンド対の内部において、コ
マンドが与えられる順序は、２進速度乗算器出力信号の
各期間中の導線３２上の２進速度乗算器クロック信号と
導線３３上の２進速度乗算器出力信号の間の位相関係に
依存する。

アップ、ダウン、コマンドを双極性信号と考えると、各
乗算器出力パルスはその前縁およびその後縁で１つの極
性規則違反を生じさせることが第３図から分る。

即ち、乗算器出力パルスの前縁は通常のダウン、アップ
、コマンド系列をアンプ、ダウン系列に変化させ、後縁
はダウン、アンプ系列に戻すことになる。

その結果、シフト、レジスタ２６・は任意の与えられた
ディジタル値から出発して、該シフト・レジスタはその
順序付けられた累積過程（即ち増分アリゴリズム）にお
いて１段高次の累積ステップから１段低次の累積ステッ
プにわたるレンジで動作することが出来る。

換言すると、シフト・レジスタは上記の制約を受けてい
るから、以下で第４図と関連して議論するように、該シ
フトレジスタは文字時間中の異なる時点において上記レ
ンジ中の３つの値の内のいずれか１つの値のみをとるこ
とが出来る。

； シフト・レジスタ２６がすべて“０゛で満されて
いる場合に、導線１０７からシフト・ダウン・コマンド
（七′Ｄ）を受信すると、より低次の振幅累積ステップ
は不可能である。

そこで、符号ビット制御論理回路２７および抵抗回路３
９を変更する必要がある。

これは符号制御回路網１００により実行される。

この回路網では、ＮＯＲゲート１０１は導線１０５を介
してのシフト・レジスタ２６の最下位ビットおよびゲー
ト３８の出力からの導線１０６上の方向制御コマンドに
よって制御される。

ＮＯＲゲ゛−ト１０１の出力が“０゛であると、レジス
タ１２中の情報は排他的ＯＲゲート１０２を通して１ビ
ツト・レジスタ１０３に直接加えられる。

この１ビツト・レジスタ１０３はクロック源１６からの
導線１２８上のパルスに応動してロードされる。

ゲ゛−ＮＯＩの出力が“１゛（これはシフト・レジスタ
２６の最下位ビットとゲート３８の方向制御出力が共に
Ｏのときにのみ生じる）であると、レジスタ１２の出力
はレジスタ１０３に加えられる前にゲ゛−ト１０２によ
って補元化される。

このようにしてレジスタ１０３中に保持される符号ビッ
トは変更される。

シフト・レジスタ２６中のすべてのビットがＯで、ダウ
ン・シフトが生じて上述の符号変化が生じた場合、ゲー
ト３８の出力に現われる次の方向コマンドは必然的にシ
フト・アンプ・コマンドとなる。

しかし、この場合、シフト・レジスタの最下位ビット段
に１はシフト・インされない。

その代りにレジスタ１２中に記憶された元の状態への符
号変化のみが要求される。

導線２９上の１をシフト・レジスタ２６中にシフト・イ
ンすることを避けるため、排他的ＯＲゲート１０４がレ
ジスタ１２および１０３の真の出力を比較するのに用い
られる。

これらレジスタ中の情報が同一であると、導線２９上に
１が現われる。

しかし、レジスタ１０３のデータの変化により情報が異
なる場合には、０が導線２９上に現われ、次のシフト・
アップ・コマンドによりレジスタ２６の最下位ビット段
中にシフト・インされる。

極性選択論理回路２７はシフト・レジスタ２６の夫々の
段の出力を抵抗梯子型回路網３９の入力端子またはタッ
プに加えて該梯子型回路網から導線４０上にアナログ出
力信号を発生させる。

導線１１上の符号ビットの１１０１１は正の数を表わし
、レジスタ１０３の補元出力は論理回路２７および梯子
型回路網３９を制御するのに用いられる。

導線４０上のアナログ信号はシフト・レジスタ２６中の
２進符号化されたビットの異なる組の各々に対し異なる
振幅を有する。

論理回路２７は１組のＡＮＤゲ゛−ト４１を含み、その
内４つが第２図には示されている。

これらゲートは、正の符号に相応するレジスタ１０３か
らの２進の“１゛の補元化された出力によって開かれる
。

該ゲートが開かれると、各ゲートはシフト・レジスタの
相応する段の真の２進の“１゛°（段セット）出力を回
路網３９中の（梯子の）横木抵抗４２に加える。

更に。論理回路２７は１組のＯＲゲート４３を含んでお
り、その各々は相応するシフト・レジスタ段の補元出力
またはレジスタ１０３からの２進の１“の補元化された
出力を回路網３９中の他の横木抵抗４６に加える。

ゲート４１および４３の各対はタップ結合回路である。

ゲート４１および４３の各々は、作動されたとき、同じ
振幅の２進４４１４１出力信号をこれらすべての信号に
提供する。

その振幅は以下で述べるように有利に選択される。

次に論理回路２７の動作を考えるが、ここでまずレジス
タ１０３により導線４７上に正の補元化された出力が提
供されているものとする。

このとき各段のＡＮＤゲート４１は開かれており、相応
する段の真の状態を抵抗回路網３９に加える。

それと同時に、導線４７上の２進の“１“の符号ビット
の補元は、ゲート４３の各々を通して回路網３９に、特
定のレジスタ段中の情報の状態に関係なく、一定のペデ
スタル電圧信号として加えられる。

他方、導線４７上の符号ビットの補元が２進の“０゛で
あると、ＡＮＤゲート４１は閉じられ、ＯＲゲート４３
はシフト・レジスタ段の状態の補元を抵抗回路網３９に
加える。

このようにして、任意のシフト・レジスタ段において、
導線４７上の符号ビットの補元が２進の“′１″である
と、該レジスタ段がセット（２進の１）状態にあるとき
、２単位の電流が抵抗回路網３９に提供されるが、レジ
スタ段がリセット（２進の０）状態であると、１単位の
電流だけがＯＲゲート４３を通して提供される。

同様に、レジスタ１０３からの符号ビットの補元が２進
の０であると、シフト・レジスタ段がセットされている
ときには回路網３９には電流は提供されず、シフト・レ
ジスタ段がリセットされている場合には１単位の電流が
提供される。

梯子の各タップに現われる３つな°“符号によって影響
を受ける゛レベルの内の１つの効果として、導線４０上
に上述の異なる振幅の各々（すべて正である）が発生さ
れる。

等価双極性信号は減算的バイアスまたは容量性結合（い
ずれも図示せず）によって取り出し得る。

４つの上述の状態の内の２つで１つの段から単位の電流
を供給するという事実に曖昧さはない。

何故ら導線４７が高信号レベル状態にあるときの単位電
流は、入力ディジタル情報の一方の極性を他方の極性と
区別する１単位のペデスタルを表わすからである。

符号ビットがまた導線４７を介して梯子型回路網３９の
最下位ビット端に加えられており、それによってアナロ
グ・ステップ・レベルを隣接セグメント境界レベルから
ずらして設定するために（例えば以下で述べるように０
番境界からプラスまたはマイナス１／３ずらして設定す
るために）梯子型回路網に加えられる電流を提供する。

抵抗梯子型回路網３９は所謂Ｒ／２Ｒ回路網である。

即ち抵抗４８は出力導線４０と地気の間に直列に接続さ
れており、これは梯子の一方の側の梁と考えることがで
きる。

横木抵抗４２，４６の対の各々の一端は共通結合されて
梁抵抗４８の対の間のタップ点に接続されている。

梁抵抗４８はすべて同一抵抗値Ｒを有し、横木抵抗４２
および４６はすべて同一抵抗値４Ｒを有している。

−横木として単一の抵抗を用いる従来のＲ／２Ｒ回路網
では、その抵抗値は２Ｒである。

しかし２つの電圧入力が各々の梯子のタップ点に並列に
加えられるような、双極性信号を用いる本発明の実施例
では、各々の横木抵抗値は４Ｒである。

更に導線４７上に提供される符号ビットは抵抗値４Ｒを
有する抵抗１４９を通して梯子型回路網に加えられ、原
点において上述の±１／３なる振幅偏倚を与える。

抵抗１４９は抵抗値４Ｒ／３を有し、接地されている抵
抗１４８の非接地側端子に接続されている。

この抵抗１４８の値は梯子の残りの部分を抵抗１４９と
整合させるよう選ばれている。

当業者において周知の如く、梯子型回路網の横木抵抗に
入力信号を提供する回路は、任意の与えられた時点にお
いて、導線４０上のアナログ信号出力がそのときシフト
・レジスタ２６中に記憶されている２進符号化された値
に相応するようにバイアスされている。

しかし、記憶された値がｎ：ｍ型の符号で表わされ、Ｒ
／２Ｒ回路網が用いられる場合には、供給回路のバイア
ス、即ちゲート４１および４３に対する２進の“１゛出
力レベルは、導線４０上のアナログ出力が、シフト・レ
ジスタ２７中の値によって規定された下側境界振幅を有
する符号化セグメント内にある振幅を有するよう選択さ
れている。

上記セグメント中のアナ口・ステップ・レベルの位置は
次のようにして代数的に決定される。

即ちその位置は、累積アルゴリズムの順序付けられた系
列中の夫々の境界の反対側の相応する振幅ステップと同
様に、セグメントの各々の隣接する境界から同じ振幅距
離にあるようなレベルに位置するよう決定される。

このようにして圧伸ｎ：ｍ符号化システムに対して、各
ステップに対するアナログ出力電圧ＶはＶ− ｎ ＋ ２ （２−３）／３となる。

ここでｎはセグメント数であり、ｂはセグメント境界値
でありｂ＝２ｎ−１で与えられる。

上記オフセット（ずれ）は上述の如く抵抗１４９および
導線４７上の信号により実現される。

即ち、セグメントＯに対してはＶ−１７３となる。

他方、ワード源１０が一様ＰＣＭ信号を提供するものと
すると、トランスレータ２０は各指定されたセグメント
番号ｎの境界値ｂ（ここでｂ＝ｎ ）に対してｎ：ｍ符
号を発生するよう適当に変更される。

抵抗回路網３９は、抵抗４８および１４８が取り除かれ
、抵抗４２，４６および１４９がすべて同一抵抗値を有
し、その自由端、即ち梁はすべて導線４０に接続されて
いるような樹状抵抗の形をとる。

すると各境界値に相応する導線４０上の出力は指定され
たセグメント内で１／２偏倚されて電圧Ｖ −ｎ ＋
１ ／ ２のところに来る。

第４図は第１図（こ示す上述の例に対する相対的信号状
態を示す。

即ち、入力文字の最上位振幅ビット群は２進符号で１０
０であってこれは第１図に示すようにセグメント番号を
表わす。

このセグメントはその下側境界レベルを１５振幅単位（
第４図の左側軸上に示す）のところに有している。

シフト・レジスタ２６中に数値１５が入っていると、導
線４０上に現われる振幅ステップ・レベルは２０％振幅
単位（即ち第４図の右側スケールに示すようにレベル１
５より５％単位上）となる。

レベル１５なるセグメント境界より下の振幅ステップは
９′Ａ単位であり、レベル１５より５％単位下である。

同様に、境界レベル３ｆがシフト・レジスタ２６中にあ
ると、このレベルの上下の出力アナログ振幅ステップは
２０％および４１′Ａ、即ち境界レベル３１から両側に
１０％隔っている。

このようにして、２進文字の値が２０で、最下位振幅ビ
ット群の値が５である図示の例の場合に、アップ・ダウ
ン・コマンド列が、時刻３と２９の間が第４図の系列に
対し、第３図に一部が示しである。

これらコマンドは初期値１５のいずれかの側に一時に１
ステツプだけシフト・レジスタ２６をアップまたはダウ
ンさせる。

導線４０上のステップ状のアナログ出力はゲ゛−ト３８
からのアップ・ダウンコマンドによって初期値の２０％
から９％に下り、次に４１２Ａに上昇する等の変化をす
る。

このようなアナログ信号のステップ状の系列の結果とし
て、１文字時間中に生じる３２のステップに亘る導線４
０上のアナログ値の平均はワード源１０からのディジタ
ルＰＣＭワードの値＋２０に丁度等しくなる。

第２図の低域Ｐ波器５０はその入力を導線４０から受信
し、該導線上のステップ状アナログ信号を平滑化する。

このため、Ｐ波器５０はワード源１０からのディジタル
文字の文字速度の約１／２の周波数にカット・オフ周波
数を有している。

第５図は、回路２７全体が１つの集積回路として製造さ
れ得るとき、第２図のシフト・レジスタ２６の出力を加
えて抵抗梯子型回路網を動作させるのに有用な修正され
た論理回路２７’を示す。

論理回路２７′はある回路動作に際して有利である。

例数なら、該論理回路２７′は、その集積化および定電
流源性のため、第２図で用いられている論理回路２７（
これは本発明の説明の便宜上述べた）の場合に実現され
るよりも、はぼ等しく相応する正および負の（もしバイ
アスまたは容量性結合されている場合）アナログ振幅ス
テップを得るのが容易だからである。

論理回路２７において、各々の双対抵抗横木の終端点に
おいて丁度単位電流の整数倍の電流を得ることを保証し
、それによって出力導線４０上に発生される電圧レベル
の精度を保証するため、抵抗梯子型回路網中の各タップ
に信号を供給するＡＮＤおよびＯＲゲートの出力をバラ
ンスさせる必要がある。

ゲート電圧源はバランスさせ得るが、ゲート４１および
４３のスイッチ抵抗の微小変動はバランスを破壊し、Ｐ
波器５０の出力のアナログ信号中の雑音を多くする。

第５図の回路２７′中の定電流源の使用によりこの問題
が回避された。

第５図の論理回路２７′において、導線４７上の補元化
された符号ビット入力およびｎ：ｍ符号中の８ビツトの
振幅入力は以前と同様に用いられている。

しかし、振幅情報はこの場合、第２図で用いられた双対
横木抵抗を通してでなく、直接梯子型回路網中の各梁タ
ップに提供されている。

その結果、アナログ出力信号中に発生される２次高調波
歪が減少する。

第５図の場合でも同様に、抵抗梯子型回路網３９′は電
圧駆動ではなく電流駆動である。

即ち、振幅情報は、横木抵抗を通して梁タップに加えら
れるのではなく、抵抗４８の端子において梯子の梁タッ
プに直接加えられる。

梯子の両端における２つの抵抗４８′を除いて、すべて
の横木抵抗４２／の抵抗値は２Ｒである。

２つの端点抵抗４８′の値はＲである。

梯子の梁抵抗から遠隔点にある横木抵抗の他端はすべて
正電圧の電源５１に接続されている。

端点抵抗４８′もやはり電源５１に接続されている。

電源５１は、任意の適当な直流電圧源の相応する極性を
表わす丸で囲んだ極性符号で図式的に表わされており、
その反対極性の端子は接地されている。

同様な電源の表記法が第５図を通して用いられている。

電流駆動の抵抗回路網３９′の各タップ点での振幅制御
および極性制御はタップ回路５２の１つによって実行さ
れている。

このタップ回路はすべて同様に設計されているから、第
５図では１つだけが詳細に示しである。

同様ではあるが簡単化されたタップ回路１５２が、導線
４７上の符号ビット情報を、最下位ビット・タップに隣
接する抵抗回路網の端点に加えるのに用いられている。

タップ回路５２中には、その共通エミッタ導線で負電圧
の電源５８に接続されている同一の定電流を各々有する
１対のトランジスタ差動増幅器５３および５６が設けら
れている。

２つの増幅器は夫々２つのトランジスタ５９および６０
を含むが、そのコレクタは電流シンク路として作用する
よう正電圧の電源６１に接続されている。

同様に、該増幅器は付加的トランジスタ６２および６３
を夫々含みそのコレクタは共に導線６６によって梯子型
回路網３９′の梁抵抗の間のタップ点に接続されている
。

第２図のシフト・レジスタ２６の段ｌからの２進振幅ビ
ットは第５図のトランジスタ５９および６０を制御する
。

該ビットの真状態ＡｉはＡＮＤゲート５７を通してトラ
ンジスタ６０のベースに加えられ、該ビットの補元Ａｉ
は補助電流シンク路として作用するトランジスタ５９の
ベースに直接加えられる。

トランジスタ６２および６３のベースは共に正電圧の電
源６７に接続されており、該電源６７はこれらベースを
、段ｉからの２進の ５“１゛°および“０゛°信号レ
ベルの電圧のほぼ中間の電圧にバイアスする。

このようにして、トランジスタ６２は増幅器５３の他の
側が非導通のときのみ導通ずる。

同様にトランジスタ６３は増幅器５６の他の側が非導通
のときのみ導通ずる。

１１トランジスタ６２は、導通４７からタップ回
路５２の各々に加えられる反転された符号ビットＳによ
って更に影響を受ける。

各タップ回路内において、上記反転された符号ビットは
ゲート５７に対する第２の入力として加えられる。

該ビットは ｌ。またトランジスタ６９のベースに加え
られる。

このトランジスタ６９のコレクタ・エミツタ路はトラン
ジスタ５９の同−路と並列に接続されている。

トランジスタ５９，６９および６２のエミッタ電極は共
通接続されて、トランジスタ７０のコレ ２゜フタ・エ
ミツタ路および電流の大きさを規定する抵抗７１を通し
て負の電圧源５８に接続されている。

同様に、トランジスタ６０および６３のエミッタは共通
接続されて、トランジスタ７２および抵抗７３を通して
同一電源に接続されている。

ト ２ランジスタフ０および７２のベースはダイオード
接続されたトランジスタ７６のベースに接続すれている
。

該トランジスタ７６は電圧分割抵抗７７および７８の間
に直列に接続されており、該抵抗７７および７Ｂは正お
よび負の電圧源７９と５８３の間に接続されている。

このようにしてトランジスタ７６の回路は、すべてのタ
ップ回路５２中のすべての定電流源トランジスタ７０お
よび７２に対するベース・バイアス・レベルを固定する
。

抵抗７１および７３は同一であり、従って電流源ト ３
ランジスク７０および７２は同一のコレクタ電流を流す
ことになる。

増幅器５３内において、トランジスタ５９は段カラのデ
ータ・ビットによって制御されて２進の“０゛、即ちＡ
ｉが高レベルであることに応動し ４て導通し、トラン
ジスタ６９は反転された符号ビットによって制御されて
、正の符号（ｓ＝’“０゛）、即ち２進の１＝百に応動
して導通する。

このようにして、トランジスタ５９またはトランジスタ
６９のいずれかが導通していると（文字符号が正または
データ・ビットが２進の“０゛）、そのトランジスタは
増幅器５３の全電流を受は持って、トランジスタ６２を
非導通状態にロックする。

符号ビットが負で、データ・ビットが２進の“１゛であ
ると、トランジスタ５９および６９は非導通で、トラン
ジスタ６２は負荷６６を通して増幅器５３が供給し得る
１単位の電流を引き出す。

増幅器５６でも同様に、トランジスタ６０は正の符号ビ
ットおよび２進の“１゛のデータ・ビットが同時に生じ
ること、即ち百とＡ１が同時に高レベルとなることに応
動して導通状態にバイアスされる。

この状態では、トランジスタ６０はトランジスタ６３を
非導通状態にロックする。

符号ビットが負か、またはデータ・ビットが２進の“０
゛であると、トランジスタ６０は非導通となり、トラン
ジスタ６３は増幅器５６が供給し得る限度の電流を引き
出す。

すると、正の文字のビットｌ中の２進の１゛に対しては
、導線６６中には電流が流れないことが分るであろう。

正または負の文字の２進の“０゛なるビットｉに対して
は、導線６６中に１単位の電流が存在することになる。

負の文字中の２進の“１゛なるビットｌに対しては、導
線６６中に２単位の電流が存在することになる。

符号ビット・タップ回路１５２はその共通エミッタ導線
で負の電圧源５８に接続されている定電流源を有する単
一の差動増幅器１５３を含む。

該増幅器中のトランジスタ１６９のコレクタは正の電圧
源６１に接続されている。

該増幅器中のトランジスタ１６２のコレクタは導線１６
６により梯子型回路網３９′の端のタップ点に接続され
ている。

トランジスタ１６２のベースは、反転された符号ピッ）
Ｓの２進の“１゛および“０゛信号レベルのほぼ中間の
電位にある正の電圧源６７に接続されている。

トランジスタ１６９のベースは導線４７上の反転された
符号ビットＳによって駆動される。

正符号（即ち百が２進の１“のとき）、トランジスタ１
６９は増幅器１５３の全電流を受は持ち、トランジスタ
１６２を非導通状態にロックする。

符号ビットが負であると、トランジスタ１６９は非導通
で、トランジスタ１６２は導線１６６を通して増幅器１
５３を通して得られる１単位の電流を引き出す。

このようにして、正の文字に対しては導線１６６には電
流は流れず、負の文字に対しては１単位の電流が流れる
。

トランジスタ１６９および１６２のエミッタは、トラン
ジスタ１７０のコレクタ・エミツタ路および電流を規定
する抵抗１７１を通して負の電圧源５８に接続されてい
る。

トランジスタ１７１のベースはトランジスタ７６のベー
スに接続されており、従ってベース・バイアス・レベル
はタップ回路５２中のトランジスタ７０および７２と同
一となる。

抵抗１７１は回路５２中の抵抗７１および７３と同一で
ある。

このようにして、回路１５２中の定電流源は回路５２中
のものと同一である。

正および負の入力文字中の２進の“１“および“′０゛
の振幅ビットに対して前述の単位電位が流れる条件は、
第２図と関連して先に述べたと同様の条件に対応する。

即ち、抵抗回路網中のタップは双極性アナログ信号を決
定するのに必要な０゜１または２単位の電流を受信し得
る。

しかし、第５図の回路の場合、梯子型回路網の各横木に
対してただ一つの抵抗が用いられているから、導線４０
のアナログ出力中の２次高調波成分はより少い。

また、この回路は単一のシリコン集積回路として経済的
に実現するのに良く適している。

以上要約すると次の通りである。

１、複数個の振幅ビットを有する圧伸パルス符号変調文
字から、該文字時間に亘っての平均アナログ値が文字の
符号化された値に実質的に等しいステップ状アナログ信
号を発生する復号器であって、該復号器は 上記文字の符号化システム中の振幅セグメントの番号を
２進符号で表わす上記振幅ビットの第１の最上位群を、
該セグメントの境界のレベルの振幅を２進符号で表わす
ｎ：ｍ符号文字に翻訳する手段と、 可逆シフト・レジスタと、 該シフト・レジスタ信号を上記シフト・レジスタに結合
する手段と、 上記ｎ：ｍ文字を上記可逆シフト・レジスタ中にロード
して以前の内容をすべてそれで置き換える手段と、 上記シフト・レジスタから、予め定められた代数法則に
より、上記シフト・レジスタの内容によって表わされる
アナログ情報の値に相応する振幅を有する出力アナログ
信号を取り出す手段と、 上記符号システム中の上記セグメント内の期間数を２進
符号で表わす第２の下位振幅ビット群に応動して、上記
文字時間内に上記期間数に等しい数のパルスを有するパ
ルス列を発生させる手段と、 上記シフト・タロツク信号と上記パルス列に応動して、
上記シフト・レジスタの動作の方向を制御し、隣接クロ
ック信号の各対に応動して、上記文字時間内の上記クロ
ック信号中の上記出力アナログ信号が上記平均アナログ
値を有するように、各方向に１シフトさせる手段とより
成る。

２、パルス符号変調文字から、該文字時間に亘る平均ア
ナログ値が該文字の符号化された値に実質的に等しいス
テップ状アナログ信号を発生する〜復号器であって、該
復号器は、 ディジタル情報を可逆的に累積する手段と、上記文字の
最上位ビット部分によって表わされるアナログ情報の値
に相応する２進符号化された値に上記累積を行う手段を
プリセットする手段と、 複数個の周期的に再起する上記累積を行う手段の相続く
プリセット時間期間の各々の間、順序付けられた増分シ
ステムにおいて、その値が中間ステップである３ステツ
プのレンジにおいて１時に１ステップ上記符号手段を作
動させる手段と、 上記文字の最下位ビット部分に応動して、上記期間中、
増減機能のパターンを制御する手段と、 上記累積を行う手段から、該累積を行う手段のそのとき
の２進符号化された内容の値に相応する上記期間の各々
の内の振幅を有するアナログ信号を取り出す手段とより
成る。

３、上記制御手段は、上記機能を上記プリセット値より
上の１つの累積ステップさ上記プリセット値より下の１
つの累積ステップを有するレベル・レンジに制限する手
段を含む第２項に従う復号器。

４ 上記制限する手段は、上記累積を行う手段をして上
記相続く期間の各離散対において選択可能な順序で１ス
テツプだけステップ・アップし、■ステップだけステッ
プ・ダウンさせる手段と、上記最下位ビット部分に応動
して、上記平均アナログ値が文字の符号化された値に実
質的に等しくなるような順序を選択する手段とを含む第
３項に従う復号器。

５、上記累積を行う手段は上記作動させる手段に応動し
てシフトされるよう接続された可逆シフト・レジスタを
含み、 上記制御手段は、 上記文字時間中に上記最下位ビット部分の値に等しい数
のパルスを有するパルス列を発生する手段と、 上記パルスおよび上記作動させる手段に応動して上記シ
フト・レジスタの方向を決定する手段とを含む第２項に
従う復号器。

６、上記決定を行う手段は、 第１のＡＮＤゲートと、反転入力接続のみを有する第２
のＡＮＤゲートと、 上記パルス列と上記作動させる手段の２進出力を加えて
、上記パルス列と上記出力中に第１の２進信号状態が同
時に生起することに応動して、上記第４のゲートを作動
させる手段と、上記パルス列と上記作動させる手段の上
記出力を加えて、上記パルス列と上記出力中に第２の２
進信号状態が同時に生起することに応動して、上記第２
のゲートを作動させる手段と、上記第１および第２のゲ
ートの出力を上記シフト・レジスタに加えて、上記いず
れかのゲートの動作に応動して第１の方向に、そして上
記ゲートのいずれも動作しないことに応動して第２の方
向に上記シフト・レジスタを動作させる手段とよりきる
第５項に従う復号器。

７、上記累積を行う手段は、 上記作動させる手段の出力に応動して上記制御手段によ
って決定された方向にシフトされるべく接続されたｎ段
の可逆シフト・レジスタと、上記プリセット手段に応動
して上記レジスタの下位ｎ１段に信号をロードする手段
と、その最下位段方向に向う各シフト動作に応動して上
記レジスタの最上位段を２進のＯ状態にバイアスする手
段と、 その最上位段方向に向うシフト動作に応動して上記レジ
スタの上記最下位段を２進の１状態にバイアスする手段
とを含む第２項に従う復号器。

８、上記最下位ビット段をバイアスする手段は、上記膜
中０２進の０状態と、上記制御手段からの減、増制御の
系列（減が先で増が後）が同時に生起することに応動し
て上記バイアスする手段を禁止する手段を含む第７項に
従う復号器３９、パルス符号変調文字は振幅ビットと１
つの符号ビットを含み、上記文字の上記最下位および最
上位ビット部分は振幅ビットのみを含み、上記取り出す
手段は、 基準電圧端子と上記復号器の出力端子の間に直列に接続
された複数個の抵抗を含む抵抗梯子型回路を含み、上記
電圧分割器は上記出力端子と上記抵抗の異なる対間の複
数個の付加的端子とにタップ点を有し、 更ζこ上記符号ビットを上記基準電圧端子に隣接するタ
ップ点の上記電圧分割器に結合する手段と、 上記累積を行う手段からの夫々のビット信号を上記タッ
プ点の相応する１つに接続する複数個のタップ回路を含
み、 該タップ回路の各々は、 １対の差動増幅器電流スイッチを含み、その各々はすべ
てのタップ回路中の２つの増幅器に対して同一である一
定の予め定められた単位の電流を提供する定電流源を含
み、上記増幅器の各々はその電流源からタップ回路のタ
ップ点に接続された１つの選択可能な電流路と、その電
流源から電流シンク路に接続された他の選択可能な電流
路を有し、 そして該タップ回路は更に、 上記累積を行う手段のビットと上記符号ビットの信号状
態の予め定められた組合せに応動して、上記差動増幅器
の各々中のどの路が該増幅器の単位電流を伝送すべきか
を選択し、それによって該タップ回路に対する上記タッ
プ点中の電流単位数を選択する手段を含む第２項に従う
復号器。

１０、制御手段は、 上記時間間隔の生起する周波数の１／２の周波数のクロ
ック信号を提供する手段と、 上記クロック信号に応動して、上記文字の上記最下位ビ
ット部分によって決定されるパルス発生速度を有するパ
ルス列を発生する手段（ここで上記パルス列の各パルス
の前縁および後縁は上記時間間隔の異なる１つの間にお
いて生起する）と、 上記パルス列および上記クロック信号中に同じ２通信号
状態が同時に生起することに応動して上記作動手段を増
加させ、上記パルス列および上記クロック信号中に異な
る２通信号状態が同時に生起することに応動して上記作
動手段を減少させ、それによって上記機能の内２つの同
様な機能のみが相続いて生起し得る手段を含む第２項に
従う復号器。

１１、パルス符号変調ワードのビットは最上位ビットの
第１の群と最下位ビットの第２の群に分離され、これら
ビット群の最下位ビットは２道連度乗算器の動作を制御
するのに使用され、復号器は 符号トランスレークが各パルス符号化されたワードの最
上位ビット群をシフト圧伸された符号ワードに変換し、 トランスレータ出力はパルス符号化ワードの速度で可逆
シフト・レジスタ中にロードされ、論理回路は、２道連
度乗算器の出力およびシフト・レジスタのシフト・クロ
ック速度の１／２の速度で生起するクロック信号に従っ
てシフト・レジスタの動作の方向を再帰的に逆転させる
ために設けられていることを特徴とするディジタル・ア
ナログ復号器。

【図面の簡単な説明】

第１図は本発明の回路で用いられる圧伸ＰＣＭ符号化シ
ステム中の正の振幅レベルのスケールの一部を示す図、
第２図は本発明を用いるディジタル・アナログ復号器の
ブロック図、第３図は本発明の詳細な説明するための第
２図の回路中のいくつかの点における一組のタイミング
図、第４図は第２図の回路中で涙液される前に発生され
る離散的階段状アナログ近似波形を示す図、第５図は抵
抗梯子型回路網にパルス符号化された信号を加えるため
に修正された回路図である。 〔主要部分の符号の説明〕、累積装置・・・・・・２６
、第１の装置・・・・・・１０，２０，１９、第２の装
置・・・・・・１６、第３の装置・・・・・・２２，３
１，３６，３７゜３８、第４の装置・・・・・・３９゜

Claims (1)

1. 【特許請求の範囲】 １ パルス符号変調ワードからステップ状アナログ信号
   を発生し、該ワードの高次の最上位ビット部が粗い振幅
   表示を示し、該ワードの低次の最下位ビット部が該粗い
   振幅を補う細かい振幅を示す復号器において、該復号器
   は、ディジタル情報を蓄積する蓄積装置と； 該蓄積装置（たとえば２６）を、前記ワードの最上位ビ
   ット部で表わされるアナログ値に相当する２進符号値に
   プリセットする手段（たとえば１０．２０，１８）と： 前記蓄積装置のプリセットされた２進符号値を、該蓄積
   装置を次にプリセットするまでの間に周期的に生起する
   複数の時間間隔の各々ごとに同時には１ステツプだけ増
   加または減少させる手段（たとえば１６，１７，３６，
   ３７，３８）と；前記ワードの最下位ビット部に応動し
   て、中央のステップが前記プリセットされた２進符号値
   である３ステツプレンジにおける増減機能シーケンスを
   制御する手段（たとえば２２，３１，３６゜３７ 、３
   ８ ’）と； 該蓄積装置の出力端に結合され、前記時間間隔の各々ご
   とに前記蓄積装置の２進符号化された内容のその時にお
   ける値に相当する値を有しそのワード時間中のアナログ
   平均値が該ワードの２進符号値に実質的に等しいアナロ
   グ信号を該蓄積装置から抽出する手段（たとえば２７．
   ３９）とを含むことを特徴とする復号器。 ２、特許請求の範囲第１項記載の復号器において、前記
   プリセットされた２進符号値は前記時間間隔のうちの相
   続く１対の時間間隔ごとに１ステツプだけ増減すること
   を特徴とする復号器。 ３ 特許請求の範囲第１項または第２項に記載の復号器
   において、 前記蓄積装置は可逆シフトレジスタ（たとえば２６）で
   あることを特徴とする復号器。 ４ 特許請求の範囲第３項記載の復号器において、前記
   シフトレジスタ（たとえば２６）に対するシフト方向出
   力（たとえば１０７）を排他的ＮＯＲゲート（たとえば
   ３６．３７．３８）によって制御し、該ゲートの両人力
   に速度乗算器（たとえば３１）の出力信号および該乗算
   器を制御する乗算器クロック信号（たとえば第３図、３
   ２）を印加することを特徴とする復号器。 ５ 特許請求の範囲第３項または第４項（こ記載の復号
   器において、 １段可逆シフトレジスタ（たとえば２６）には該シフト
   レジスタの最下位ｎ１段をプリセットするｎ：ｍ符号を
   使用し、該シフトレジスタの最上位段（ＮＳＢ）を２進
   「０」状態にセットして各シフト動作を前記最下位段（
   ＮＳＢ）方向へ行ない、該シフトレジスタの最下位段（
   ＮＳＢ）を２進「１」状態にセットして各シフト動作を
   最上位段（ＨＢＳ）方向へ行なうことを特徴とする復号
   器。 ６ 特許請求の範囲第５項記載の復号器において、前記
   シフトレジスタ（たとえば２６）は、減少動作の次に増
   加動作が続きかつ同時に最下位段（ＮＳＢ）が２進「０
   」状態であれば、最下位段（ＮＳＢ）の２進「０」状態
   へのセットを禁止することを特徴とする復号器。 ７ 特許請求の範囲第１項ないし第６項のいずれ。 かに記載の復号器において、 前記アナログ信号を抽出する手段は、複数の抵抗（たと
   えば４８．４８’）を基準電位端子（たとえば５１）と
   出力端子（たとえば４０の間に直列に結合した抵抗回路
   網と、前記蓄積装着（たとえば２６）で制御される複数
   の回路（たとえば５２）用のタップ点を有する対応して
   構成された分圧器とを含み、該複数の回路はそれぞれ差
   動増幅器（たとえば５３．５６）形式の１組の電流スイ
   ッチを有し、各差動増幅器は所定の一定の単位電流を形
   成する定電流源（たとえば７０．７２）を有し、該差動
   増幅器はそれぞれ、該定電流源（（たとえば７０．７２
   ）と前記分圧器の対応するタップ点との間に選択可能な
   電流路（たとえば６６）と、該定電流源（たとえば７０
   ．７２）と電流シンク（たとえば６１）との間に他の選
   択可能な他の電流路と、前記蓄積装置（たとえば２６）
   の各ビットの信号状態の所定の組合せおよび符号ビット
   に応動して前記差動増幅器のそれぞれにおける電流路を
   選択し、これによって各タップ点の単位電流の数を選択
   する装置（たとえば５７゜５９．６９）とを含み、 前記符号ビットに応動して前記基準電位端子の次の分圧
   器の１つのタップ点に１単位の電流を出力する装置（た
   とえば１５２）を含むことを特徴とする復号器。