CH616285A5 - - Google Patents

Description

Die Erfindung betrifft einen Decodierer gemäss dem Oberbegriff des Patentanspruches 1.

Bei vielen bekannten Decodierern zum Umsetzen einer digitalen in eine analoge Information werden präzise Schaltungselemente verwendet, um eine bestimmte Genauigkeit der Signalumsetzung zu erzielen. Im Gegensatz dazu wird bei Zeit-interpolations-Decodierern die gleiche Genauigkeit durch mindestens eine stückweise Grobbestimmung der Information erhalten. Dann wird diese Bestimmung auf verschiedene Weise während eines gegebenen Zeitintervalls geändert, um ein analoges Signal mit einer Mittelwertamplitude zu erhalten, welche gleich dem Wert der digitalen Eingangsinformation ist. Bei solchen Decodierern mit Zeitinterpolation erlaubt die Digitaltechnik eine genaue Bestimmung der Operationszeit der Schaltung mit unkritischen Schaltungselementen, im Vergleich zur Anwendung der Analogtechnik, um eine genaue Bestimmung der Amplitude des analogen Signals durchzuführen. Im folgenden sollen drei Beispiele derartiger Decodierer erläutert werden.

In dem US-Patent 3 893 102 wird ein Digital-Analogumset-zer beschrieben, bei dem eine Zweistufentechnik angewendet und eine einzelne Amplitude von einem groben analogen Anfangswert bei einer digital bestimmten Zeit auf eine höhere Amplitude gestuft wird, um den gesamten analogen Mittelwert zu erhalten.

Bei einer anderen Anwendung der Zweistufentechnik werden mehrfache Amplitudenstufungen zwischen dem vorerwähnten groben analogen Anfangswert und dem anderen analogen Wert während einer Zeichenzeit durchgeführt, um den gewünschten analogen Mittelwert der Amplitude zu bilden.

Bei dem Digital-Analogumsetzer nach der US-Patentschrift 3 925 731 wird das analoge Signal von einer differenzpulscode-modulierten (DPCM) Bitfolge abgeleitet. Mehrfache diskrete analoge Signalwerte werden von einer digitalen Speicheroperation erhalten, um ein gestuftes analoges Signal zu erzielen, das den gewünschten Mittelwert über eine Nyquist-Periode der analogen Information aufweist, die durch das digitale Eingangssignal des Umsetzers dargestellt wird.

Ein Problem der bekannten Umsetzer für Zeitinterpola-tions-Systeme besteht darin, dass die übliche Übertragung der digitalen Signale mit pulscodemodulierten (PCM) Signalen durchgeführt wird, die entweder nach einem linearen oder kompandierten Codegesetz gebildet werden. Daher kann ein Bitserien-Decodierer der zuletzt genannten Art nicht in kommerziellen Systemen verwendet werden, ausser es ist eine Schaltung vorgesehen, um das DPCM-Format wieder herzustellen. Solche zusätzliche Schaltungen zur Codeumsetzung sprechen jedoch auf das volle PCM-Wort an und daher steigen die Kosten für die Decodierung. Die anderen vorher beschriebenen Decodierer gehen von einem digitalen PCM-Signal aus, sie verwenden aber zur Speicherung kein Schieberegister, wie es bei dem letztgenannten Decodierer der Fall ist. Wenn daher die Decodierer nach dem ersten und zweiten Beispiel für ein PCM-Signal eingesetzt werden, ist es notwendig, für den Codierer und Decodierer zusätzliche Einrichtungen vorzusehen, die aber bis auf die Widerstandsnetzwerke unterschiedlich aufgebaut sind.

Dieses Problem-wird gemäss der Erfindung durch einen Decodierer gelöst, der die im kennzeichnenden Teil des Patentanspruches 1 angeführten Merkmale aufweist.

Das Wesen der Erfindung soll anhand der Zeichnung beispielsweise näher erläutert werden. Es zeigen:

Fig. 1 eine Skala von positiven Amplitudenwerten in einem kompandierten PCM-System, wie es in den die Erfindung erläuternden Schaltungen verwendet wird;

Fig. 2 eine halbschematische Darstellung eines Digital-Ana-

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logumsetzers gemäss der Erfindung, dem ein Tiefpassfilter nachgeschaltet ist,

Fig. 3 eine Zusammenstellung von Zeitdiagrammen, die an verschiedenen Punkten der Schaltung nach Fig. 2 erhalten werden und zur Erläuterung der Arbeitsweise der Erfindung dienen;

Fig. 4 ein Wellendiagramm einer diskret gestuften analogen Approximation, die vor dem Filtern in der Schaltung nach Fig. 2 erzeugt wird, und

Fig. 5 eine modifizierte Schaltung, um PCM-Signale einem Widerstands-Leiternetzwerk zuzuführen.

Zunächst soll das kompandierte PCM-System erläutert werden, das bei dem Ausführungsbeispiel der Erfindung angewandt wird. Es können aber auch andere Codes bei dem Decodierer gemäss der Erfindung verwendet werden.

Der kompandierte Code ist eine lineare stückweise Approximation einer nach einem ji-Gesetz verlaufenden Stauchung.

Angaben über das ja-Gesetz in der US-Publikation «IEEE ICC Record» auf den Seiten 7 bis 19 des Jahres 1970 enthalten. Ein Beispiel des ^-Gesetzes ist in Fig. 1 dargestellt, wobei nur der positive Teil der Skala dargestellt ist. Jeder Codeabschnitt wird durch eine Abschnittszahl, die in Klammern oberhalb der Skala angebracht ist, und eine Grenzzahl unterhalb der Skala bezeichnet. Die Grenzzahl stellt den Amplitudenpegel an der unteren Amplitudengrenze des Abschnitts dar. Die Grenzzahl drückt die Anzahl der auf die Amplitudeneinheit bezogenen Abschnitte in einem Amplitudenpegel an der bezeichneten Grenze aus, wobei der Abschnitt mit der Zahl Null auf die Amplitudeneinheit dimensioniert ist. Von Null ausgehend nimmt die Grösse der Abschnitte in beiden Richtungen zu. Jeder Abschnitt ist zweimal so gross wie der nächst kleinere Abschnitt. Jeder Abschnitt ist in 16 Intervalle unterteilt. Aus Gründen der Übersichtlichkeit sind in dem Abschnitt Null nur acht Intervalle dargestellt. Wenn man die entsprechende lineare Amplitudenskala betrachtet, entspricht die Amplitudeneinheit dieser Skala der Intervallgrösse in dem Abschnitt Null des komprimierten Systems. In einem linearen PCM-System sind dreizehn Bits einschliesslich eines Vorzeichenbits erforderlich, um bei vergleichbarer Genauigkeit den gleichen Amplitudenbereich mit einem Wort zu bestimmen, das beim kompandierten Code acht Bits einschliesslich eines Vorzeichenbits enthält. Bei einem linearen PCM-System haben alle Amplitudenschritte die gleiche Grösse und die Höhe der verschiedenen Stufen ist gleich gross.

Wenn man acht positive und acht negative Abschnitte zur Erläuterung der Erfindung annimmt, enthält jedes PCM-Wort ein Vorzeichenbit und sieben Wertbits. Typischerweise bilden die drei höchststelligen Wertbits, d. h. ein erster Bitanteil, die Abschnittsnummer und die vier niedrigststelligen Wertbits, d. h. ein zweiter Bitanteil, geben die Intervallanzahl innerhalb des betreffenden Abschnitts an. Als Beispiel für ein typisches PCM-Wort ist in Fig. 1 das codierte Wort (01000101 ) für den Dezimalwert +20 eingetragen. Bei diesem Zeichen ist das am weitesten links stehende Bit das Vorzeichenbit und zeigt an, dass eine positive Zahl vorliegt. Die nächsten drei Bits, d. h. der erste Bitanteil, sind die drei höchststelligen Wertbits 100 und geben in binär codierter Form den Abschnitt mit der Zahl vier an, der an der Grenze 15 des Amplitudenabschnitts beginnt. Die vier niedrigststelligen Wertbits 0101, d. h. der zweite Bitanteil, schliesslich geben die Intervallzahl 5 an, die durch einen Pfeil in der Fig. 1 hervorgehoben ist.

Die vorliegende Erfindung umgeht zumindest einige der bei den bekannten Decodierern auftretenden Schwierigkeiten durch umkehrbares schrittweises Schieben der höchststelligen Wertbits, d. h. den ersten Bitanteil, die ein digitales Zeichen repräsentiert, zwischen Amplitudenpegeln mit einer durch die Bitgruppe definierten Grösse und einer vorbestimmten höheren und kleineren Grösse. Die Schiebung wird in einem Muster

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ausgeführt, das von dem Wert der niedrigststelligen Wertbits, d. h. des zweiten Bitanteils, des gleichen digitalen Zeichens gesteuert wird. Die höheren und niedrigeren Grössen sind diejenigen, die unmittelbar über bzw. unter der anfänglich höchststelligen Wertbits in einem vorbestimmt geordnetem Schiebesystem liegen. Ein von der Änderung der höchststelligen Wertbits abgeleitetes analoges Signal weist bei jedem Schritt eine Amplitude auf, die algebraisch von dem binär codierten Wert der höchststelligen Wertbits bei diesem Schritt bestimmt wird. Dieses analoge Signal hat einen Mittelwert über der Periode, während der das digitale Zeichen vorhanden ist, der gleich oder direkt proportional zu dem Wert des Zeichens ist.

Bei einem Ausführungsbeispiel der Erfindung wird die umkehrbare Schiebung von einem digitalen Speicher, d. h. von einem vor- und rückwärts arbeitenden Schieberegister, durchgeführt, der mit einer vorbestimmten Rate getaktet wird, die wesentlich höher als die PCM-Zeichenrate ist. Das Schieberegister wird mit Befehlen für die Schieberichtung von einem nachgebildeten DPCM-Signal beaufschlagt, das in Abhängigkeit von den niedrigststelligen Wertbits erzeugt wird. Zusätzlich wird dieses Signal so verwendet, dass in jedem diskreten Paar benachbarter Taktperioden der Speicher veranlasst wird, in entgegengesetzter Richtung zu arbeiten, und zwar in einer wählbaren Folge für dieses Paar von Perioden, wobei die Folge von der Phasenlage zwischen dem DPCM-Signal und dem Taktsignal abhängt.

In Fig. 2 ist eine PCM-Wortquelle 10 vorgesehen, die kompandierte PCM-Worte in einem vorbestimmten Takt für eine Decodierung in die analoge Form abgibt. Diese Quelle kann die Übertragungsleitung einer entfernt liegenden Sendestation oder eine andere Quelle für digitale Zeichen sein. Diese Zeichen werden nach dem Parallelprinzip von getrennten Ausgängen der Quelle 10 abgegeben. Das Vorzeichenbit jedes Zeichens wird über die mit 11 bezeichnete Leitung einem 1-Bit-Register 12 zugeführt, welches die Vorzeicheninformation während der Zeichenzeit der Information speichert.

Das Register 12 ist vorteilhaft ein bistabiler D-Schaltkreis, welcher das an seinem D-Eingang erscheinende Signal immer dann speichert, wenn ein Taktsignal an seinem C-Eingang ansteht. Derartige Register haben normale und komplementäre Ausgänge, wobei der komplementäre Ausgang in Fig. 2 durch einen kleinen Kreis gekennzeichnet ist. Das Register 12 wird mit der Wortrate von einem Taktsignal beaufschlagt, das ihm über die Leitung 13 zugeführt wird. Ein Taktgeber 16 versorgt den Decodierer mit den notwendigen Taktimpulsen und leitet diese in bekannter, aber nicht dargestellter Weise durch Synchronisation mit der Wortquelle ab. Die Frequenz am Ausgang des Taktgebers 16 ist mittels eines Frequenzteilers 17 um den Faktor 2 reduziert, der einen weiteren Frequenzteiler 18 beaufschlagt, der die Frequenz um einen Faktor 16 teilt. Der Frequenzteiler 18 gibt der Wortrate entsprechende Taktim-" pulse auf die Leitungen 13 und 15.

Eine Leitungsgruppe 19 überträgt die drei höchststelligen Bits jedes Worts von der Quelle 10 zu einem Umsetzer 20, der nachfolgend beschrieben wird. Eine andere Leitungsgruppe 21 überträgt die vier geringststelligen Bits von der Quelle 10 zu einem statischen Register 22, das mit dieser Information mit der Wortrate geladen wird, wenn Impulse über die Leitung 15 anliegen.

Der Codeumsetzer 20 bildet von der binär codierten Abschnittszahl an der Leitungsgruppe 19 eine entsprechende binär codierte Zahl in einem n-aus-m-Code an den Ausgangsleitungen 23 des Umsetzers. Diese Zahl ist der binäre Code für die Grenzzahl, die in Fig. 1 unterhalb der Skala eingetragen ist, die der Abschnittszahl in Klammern oberhalb der Skala zugeordnet ist. Jede Grenzzahl ist eine binär codierte Zahl von n niedrigststelligen Bits (zweiter Bitanteil) aus jeweils einer binären «Eins» benachbart zu m höchststelligen Bits (erster Bitanteil)

aus jeweils einer binären «Null», wobei n die Abschnittszahl ist. Aus diesem Grund wird der am Ausgang des Umsetzers 10 erscheinende Code als n-aus-m-Code bezeichnet. Dieser Code kann beim Vor- und Zurückschieben eines Schieberegisters eingesetzt werden und ist in Bezug auf einen Speicher für ein DPCM-System in dem eingangs letztgenannten Beispiel beschrieben. Codeumsetzer wie der Umsetzer 20 sind bekannt (beispielsweise aus der US-Patentschrift 3 893 102) und verwenden Kombinationen von UND- und ODER-Gattern zur Durchführung der Umsetzung. In Fig. 2 sind die Gatter gleichen Typs des Umsetzers ohne nähere Erläuterung dargestellt. Es soll jedoch noch einmal darauf hingewiesen werden, dass zum Einwirken der Abschnittszahl auf die Grenzzahl in der vorher beschriebenen Weise die Eingangsleitungen des Umsetzers für das niedrigststellige Bit die oberste Leitung ist, unterhalb der die Leitungen mit zunehmender Bitstelligkeit aufeinanderfolgend angeordnet sind. Auf der Ausgangsseite des Umsetzers ist die Ausgangsleitung für das höchststellige Bit ebenfalls die unterste Leitung. Zusätzliche Leitungen mit abnehmender Bitstelligkeit liegen oberhalb derselben, so dass die Ausgangsleitung für das niedrigststellige Bit der Leitungsgruppe 23 am oberen Ende dieser Gruppe liegt, wie aus Fig. 2 ersichtlich ist.

Da nur sieben verschiedene Signalzustände, zusätzlich für den Fall einer Gesamt-Null, durch die höchststellige Bitgruppe der Leitungen 19 gekennzeichnet werden können, weist der Umsetzer 20 zweckmässig sieben Ausgangsleitungen auf. Jeder der Ausgangsleiter 23 führt zu einem Voreinstelleingang eines digitalen Speichers, der zum Vor- und Zurückstufen des Werts der höchststelligen Bitgruppe der von der Quelle 10 kommenden Information dient. Der digitale Speicher ist vorteilhaft ein achtstufiges Schieberegister 26. Die sieben Ausgangsleitungen 23 des Umsetzers 20 führen zu den Voreinstelleingängen der sieben niedrigstbitstelligen Stufen des Schieberegisters 26, um jeden vorherigen Registerinhalt zu überschreiben. Die höchst-bitstellige Stufe ist immer auf Null voreingestellt, was schematisch durch den geerdeten Leiter 30 dargestellt ist. Jede Stufe des Registers 26 hat komplementäre und nichtkomplementäre bzw. normale Ausgänge, die mit einer logischen Einrichtung 27 verbunden sind, welche die Polarität auswählt. Der komplementäre Ausgang jeder Stufe ist durch einen kleinen Kreis hervorgehoben.

Auffallend ist die Einfachheit der Gatterverbindung in dem Umsetzer 20, die nur zur Verarbeitung eines Teils der Bits jedes von der Quelle kommenden Zeichens erforderlich ist. Diese Einfachheit wird noch durch die Stabilität des n-aus-m-Codes erhöht, d. h. für die weitere Umformung in ein analoges Signal können relativ unpräzise Impedanzelemente verwendet werden. Dies steht im Gegensatz zu den eingangs erwähnten Umsetzern. Bei diesen würde es notwendig sein, beispielsweise einen Vervielfacher mit einer grossen binären Rate zu verwenden, der bei einer extrem hohen Taktfrequenz arbeitet, um ein ganzes gleichförmiges PCM-Wort in ein DPCM-Wort umzusetzen.

Bei einem kompandierten PCM-Wort würde es auch notwendig sein, dieses vor der Umsetzung in das DPCM-Format in ein gleichförmiges Codeformat umzusetzen.

Das Schieberegister 26 wird mit der auf den Leitungen 23 ankommenden Information mit der Wortrate in Abhängigkeit von den Taktsignalen auf der Leitung 13 geladen. Das Register 26 wird zu einer Schiebeoperation durch Taktsignale veranlasst, die über die Leitung 28 direkt von dem Taktgeber 16 zugeführt werden. Diese Taktsignale sind in Fig. 3 dargestellt. Jedes positive Signal bewirkt ein binäres Signal mit einem «Eins»-Pegel. Eine Schiebeoperation findet bei jedem Taktimpuls statt, ausser dass die Schiebeoperation durch logische Schaltungen innerhalb des Registers gehemmt wird, wenn ein Schiebe-Takt-impuls mit einem Wort-Taktimpuls koindiziert. Unter diesen Bedingungen wird das Schieberegister, wie beschrieben, in

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Abhängigkeit von den Wort-Taktimpulsen geladen.

Die höchststellige Stufe des Schieberegisters 26 ist fest eingestellt, wie schematisch durch den geerdeten Leiter 30 dargeteilt ist, um eine binäre «Null» in Abhängigkeit von einer ichiebeoperation von der höchststelligen Stufe in Richtung auf lie niedrigststellige Stufe einzugeben, wobei die in die nie-Irigststellige Stufe eingegebenen Daten über die Leitung 29 /on der Steuereinrichtung 100 kommen, die das NOR-Gatter 101, das EXKLUSIV-ODER-Gatter 102, das 1-Bit-Register 103 ind das EXKLUSIV-NOR-Gatter 104 umfasst. In den meisten Fällen wird eine binäre «Eins» in das Schieberegister eingege-jen. Wenn jedoch alle über die Leitungen 23 von dem Umsetzer 20 in das Schieberegister 26 eingegebenen Bits aus einer oinären «Null» bestehen, dann kann es während einiger der auf-äinanderfolgenden Schiebeoperationen notwendig sein, in die niedrigststellige Stufe anstatt einer «Eins» eine «Null» einzugeben, wie noch nachfolgend im Zusammenhang mit der Arbeitsweise des Netzwerks 100 beschrieben wird.

Als Beispiel für ein Schieberegister mit steuerbaren Eingängen für die beschriebenen Operationen sei auf das Schieberegister SN74198 der Fa. Texas Instruments verwiesen.

Die Richtung der Schiebeoperation des Schieberegisters 26 wird von der niedrigststelligen Bitgruppe jedes von der Quelle 10 kommenden Zeichens bestimmt. Diese Gruppen erscheinen an den Ausgangsanschlüssen des Registers 22 und werden den Eingängen für eine Rateauswahl des binären Multiplizierers 31 zugeführt. Dieser Multiplizierer empfängt über die Leitung 32 auch ein Taktsignal vom Ausgang des Frequenzteilers 17. Die Multiplizierer-Taktsignale auf der Leitung 32 haben die halbe Folgefrequenz der auf der Leitung 28 dem Schieberegister 26 zugeführten Taktsignale. Das Ausgangssignal des Multiplizierers 31 erscheint auf der Leitung 33 als eine Impulskette, die während der Zeichenzeit eine Anzahl von Impulsen aufweist, die gleich dem Wert der niedrigststelligen Bitgruppe ist, die in dem Register 22 gespeichert ist. Die Ausgangsimpulse des Multiplizierers auf der Leitung 33 sind etwa gleichmässig über die Zeichenzeit verteilt. Die Vorder- und Rückflanke jedes Impulses erscheint in verschiedenen Taktsignalen des Schieberegisters. Beispiele für solche Impulsketten sind in Fig. 3 für jeweils eine niedrigststellige Bitgruppe mit den Werten 5,1 und 12 dargestellt. Multiplizierer der genannten Art für binäre Zahlen sind bekannt. Wie aus dem Taktmuster in Fig. 3 zu ersehen ist, sind die Frequenzteiler 17 und 18 Schaltungen, die an der negativen Flanke getriggert werden. Derartige Frequenzteiler können aus bistabilen Schaltkreisen aufgebaut werden, wie z. B. der Frequenzteiler SN74S112 der Fa. Texas Instruments.

Zwei UND-Gatter 36 und 37 sprechen auf die Kombinationen der Taktsignale auf den Leitungen 32 und 33 des Multiplizierers an, um über das ODER-Gatter 38 Richtungs-Steuerbefehle für das Register 26 zu geben. Diese Gatter arbeiten so miteinander, dass nicht mehr als zwei Befehle des gleichen Typs aufeinanderfolgend erscheinen. Das Gatter 36 spricht auf die Koinzidenz einer logischen «Eins» an, beispielsweise positive Eingangssignale, während das Gatter 37 zwei invertierende Eingänge aufweist und daher anspricht, wenn keine Signale auf den Leitungen 32 und 33 vorhanden sind, um einen Impuls am Ausgang des Gatters abzugeben. Ein ODER-Gatter 38 koppelt die Ausgänge der beiden Gatter 36 und 37 über die Leitung 107 an einen Eingang zur Richtungssteuerung des Schieberegisters 26. Daher veranlasst ein binäres «Eins»-Signal von dem ODER-Gatter 38 das Schieberegister, seinen Inhalt in Richtung auf die höchststellige Stufe und bei fehlendem Impuls von dem Gatter 38 seinen Inhalt in Richtung auf die niedrigststellige Stufe zu verschieben. Zur Erläuterung sind in Fig. 3 für die drei vorher erwähnten Fälle die Steuerbefehle des Gatters 38 aufgetragen. Es ist ersichtlich, dass in jedem Fall ein Befehl, entweder ein Impuls oder kein Impuls, für jedes in der obersten Reihe der Fig. 3 dargestellten Schiebetaktsignals vorliegt. Ein

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Befehl zum Vor- (in Richtung auf die höchststellige Stufe) und zum Zurückschieben (in Richtung auf die niedrigststellige-Stufe) ist für jedes diskrete Paar von Schiebetaktsignalen vorgesehen. Der Ausdruck «diskretes Paar» soll hier ein Paar von 5 Taktimpulsen bedeuten, welches nur aufeinanderfolgende Taktimpulse enthält, die nicht in irgendeinem anderen Paar von Taktimpulsen auftreten.

Innerhalb jedes Paars von Befehlen zum Vor- und Zurückschieben hängt die Reihenfolge, in der die Befehle gegeben 10 werden, von der gegenseitigen Phasenlage zwischen dem Taktsignal des Multiplizierers auf der Leitung 32 und dem Ausgangssignal des Multiplizierers auf der Leitung 33 in jeder Periode des letzteren Signals ab. Wie man aus Fig. 3 ersehen kann, bewirkt jeder Ausgangsimpuls des Multiplizierers, wenn 's die Befehle zum Vor- und Zurückschieben als bipolare Signale betrachtet werden, eine Polaritätsverletzung an seiner Vorder-und an seiner Rückflanke; d. h., dass jede Vorderflanke des Ausgangsimpulses eine Umkehrung von einer normalen Befehlsfolge Zurück-Vor in eine Befehlsfolge Vor-Zurück und die 20 Rückflanke eine Wiederherstellung der Befehlsfolge

Zurück-Vor bewirkt. Ausgehend von irgendeinem gegebenen digitalen Wert in dem Schieberegister 26 kann dieses in einem Bereich arbeiten, der sich von einer höheren Speicherstufe zu einer niedrigeren Speicherstufe erstreckt, oder eine Stufung 25 nach einem Algorithmus der Einrichtung, beispielsweise dem Schieberegister, durchführt. Das Schieberegister kann also nur einen der drei Werte in diesem Bereich zu verschiedenen Zeitpunkten der Zeichenzeit annehmen, wie nachfolgend noch anhand von Fig. 4 erläutert wird.

30 Für den Fall, dass in jeder Stufe des Schieberegisters 26 eine «Null» gespeichert ist, ist ein Schritt zu einem niedrigeren Speicherwert nicht möglich, wenn auf der Leitung 107 ein Befehl zum Zurückschieben (eine «Null») ankommt. Dafür muss die Vorzeichenbit-Steuerschaltung 27 und das Wider-35 standsnetzwerk 39 verändert werden. Dies wird durch das Netzwerk 100 für die Vorzeichensteuerung erzielt. In diesem Netzwerk wird das NOR-Gatter 101 über die Leitung 105 von dem niedrigststelligen Bit des Schieberegisters 26 gesteuert und der Richtungsbefehl auf der Leitung 106 von dem Ausgang 40 des Gatters 38. Wenn am Ausgang des NOR-Gatters 101 eine «Null» ansteht, wird die Information in dem Register 12 direkt durch das EXKLUSIV-ODER-Gatter 120 zu dem 1-Bit-Register 103 geleitet, das in Abhängigkeit von Impulsen des Taktgebers auf der Leitung 128 geladen wird. Wenn am Ausgang des 45 Gatters 101 eine «Eins» ansteht, die nur erscheint, wenn das niedrigststellige Bit des Schieberegisters 26 und das Ausgangssignal zur Richtungssteuerung des Gatters 38 beide Null sind, wird das Ausgangssignal des Registers 12 durch das Gatter 102 komplementiert, bevor das Register 103 bespeist wird. Daher so wird das Vorzeichenbit in dem Register 103 geändert.

Für den Fall, dass alle Bits in dem Schieberegister 26 Null sind und ein Befehl zum Zurückschieben die beschriebene Änderung des Vorzeichenbits bewirkt, ist der nächste am Ausgang des Gatters 38 erscheinende Richtungsbefehl notwen-55 digerweise ein Befehl zum Vorschieben. In diesem Fall ist jedoch keine «Eins» in die niedrigststellige Stufe des Schieberegisters zu verschieben. Statt dessen ist nur eine Änderung des Vorzeichens in seinen ursprünglichen Zustand, wie er in dem Register 12 festgehalten wird, erforderlich. Um das Eingeben so einer «Eins» in das Schieberegister 26 auf der Leitung 29 zu vermeiden, wird das EXKLUSIV-NOR-Gatter 104 dazu verwendet, die normalen Ausgänge der Register 12 und 103 miteinander zu vergleichen. Wenn in diesen Registern die gleiche Information enthalten ist, erscheint eine «Eins» auf der Leitung 65 29. Bei unterschiedlichen Informationen infolge einer Datenänderung in dem Register 103 erscheint jedoch eine «Null» auf der Leitung 29 und wird auf den nachfolgenden Befehl zum Vorschieben hin in die niedrigstbitstellige Stufe des Registers

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26 eingegeben.

Die logische Schaltung 27 zur Polaritätsauswahl koppelt die Ausgänge der entsprechenden Stufen des Schieberegisters mit Eingangsanschlüssen oder Anzapfungen des Widerstands-Leiternetzwerks 39, um von dem N etzwerk ein analoges Aus- 5 gangssignal an der Leitung 40 abzuleiten. Eine «Null» für das Vorzeichenbit auf der Leitung 11 stellt eine positive Zahl dar und das komplementäre Ausgangssignal des Registers 103 wird zur Steuerung der logischen Schaltung 27 und des Leiternetzwerks 39 verwendet. Das analoge Signal auf der Leitung 40 10 weist eine verschiedene Amplitude für jeden unterschiedlichen Satz von Bits in dem Schieberegister 26 auf. Die logische Schaltung 27 enthält einen Satz von UND-Gattern 41, von denen vier in Fig. 2 dargestellt sind. Diese Gatter werden von komplementären «Eins»-Ausgangssignalen des Registers 103, entspre- 15 chend einem positiven Vorzeichen, durchgeschaltet. Im durchgeschalteten Zustand koppelt jedes Gatter die «Eins» an dem normalen Ausgang jeder zugeordneten Stufe des Schieberegisters an einen Stufenwiderstand 42 des Netzwerks 39. Die logische Schaltung 27 enthält zusätzlich einen Satz von ODER- 20 Gattern 43, von denen jedes entweder ein komplementäres Ausgangssignal seiner zugeordneten Stufe des Schieberegisters oder ein komplementäres «Eins»-Ausgangssignal des Registers 103 an einen anderen Stufenwiderstand 46 des Netzwerks 39 koppelt. Jedes Gatterpaar 41,43 stellt eine Anzap- 25 fungs-Kopplungsschaltung dar. Bei jedem Gatter erscheint im durchgeschalteten Zustand ein «Eins»-Ausgangssignal der gleichen Grösse, die in vorteilhafter Weise ausgewählt werden kann, wie noch beschrieben wird.

Zur Erläuterung der Arbeitsweise der logischen Schaltung 30

27 sei zunächst angenommen, dass ein positives komplementäres Ausgangssignal des Registers 103 auf der Leitung 47 ansteht. Zu dieser Zeit ist das UND-Gatter 41 jeder Stufe durchgeschaltet und gibt den wahren Zustand der zugeordneten Stufe auf das Netzwerk 39. Zur gleichen Zeit wird das Kom-35 plement «Eins» des Vorzeichenbits auf der Leitung 47 über jedes der Gatter 43 als ein festes Spannungssignal unabhängig von dem Informationszustand in der einzelnen Registerstufe zugeführt. Wenn andererseits das Komplement des Vorzeichenbits auf der Leitung 47 eine binäre «Null» ist, werden die 40 UND-Gatter 41 abgeschaltet und die ODER-Gatter 43 koppeln die komplementäre Form der Stufen des Schieberegisters an das Widerstandsnetzwerk 39. Daher werden, wenn das Komplement des Vorzeichenbits auf der Leitung 47 eine «Null» ist, von jeder Stufe des Schieberegisters zwei Stromeinheiten an 45 das Netzwerk 39 geliefert, wenn die Registerstufe gesetzt ist (binäre «Eins»), Es wird aber nur eine Stromeinheit abgegeben, beispielsweise über das ODER-Gatter 43, wenn die Stufe rückgestellt ist (binäre «Null»), Wenn das Komplement des Vorzeichenbits von dem Register 103 eine binäre «Null» ist, werden so keine Stromeinheiten an das Netzwerk 39 geliefert, wenn die Registerstufe gesetzt ist, und eine Stromeinheit bei rückgestellter Stufe abgegeben. Die Gesamtwirkung eines von drei möglichen, von dem Vorzeichen beeinflussten Pegeln, der an jeder Leiteranzapfung erscheint, erzeugt auf der Leitung 40 jede der 55 vorerwähnten verschiedenen Amplituden, die sämtlich positiv sind. Das äquivalente bipolare Signal kann durch feste subtrak-tive Voreinstellung oder kapazitive Kopplung abgeleitet werden, was aber nicht näher dargestellt ist. Die Tatsache, dass zwei der vier erwähnten Bedingungen eine einzelne Stromein- 60 heit von der Stufe liefern, stellt keine Zweideutigkeit dar, da für den einen Fall, wenn sich die Leitung 47 in einem hohen Signalzustand befindet, eine feste Stromeinheit vorliegt, der eine Polarität der digitalen Eingangsinformation von der anderen unterscheidet. Das Vorzeichenbit ist auch an das Ende des 65 Leiternetzwerks 39 für das niedrigststellige Bit über die Leitung 47 gekoppelt, um einen zusätzlichen Strom dem Leiternetzwerk zuzuführen, um den analogen Stufenpegel von dem benachbarten Abschnitts-Grenzpegel abzustufen, beispielsweise eine positive und negative Abstufung um ein Drittel von der Grenzzahl Null, wie noch erläutert wird.

Das Widerstands-Leiternetzwerk 39 ist vorteilhaft ein sog. R/2R-Netzwerk. Das bedeutet, dass die Widerstände 48 in Seri« zwischen dem Ausgangsleiter 40 und Erde verbunden sind, was man als Balken auf der einen Seite der Leiter ansehen kann. Jedes Paar von Stufenwiderständen 42,46 ist auf der einen Seite miteinander und einer Anzapfung zwischen einem Paar von Balkenwiderständen 48 verbunden. Die Balkenwiderstände 48 haben alle den gleichen Widerstandswert R und die Stufenwiderstände 42 und 46 weisen sämtlich den gleichen Widerstandswert 4R auf. In einem konventionellen R/2R-Netz-werk, bei dem es nur einen einzelnen Widerstand pro Stufe gibt, weist dieser einen Widerstandswert 2R auf. In dem vorliegenden Ausführungsbeispiel für bipolare Signale, bei dem zwei Spannungseingänge parallel zu jeder Anzapfung der Leiter führen, hat jeder Stufenwiderstand einen Widerstand von 4R. Zusätzlich wird das über die Leitung 47 ankommende Vorzeichenbit über einen Widerstand 149 mit einem Widerstandswert von 4R in das Leiternetzwerk eingespeist, um die bereits erwähnte Amplitudenversetzung um +V3 gegenüber dem Ausgangspunkt zu erzielen. Der Widerstand 149 ist mit dem nichtgeerdeten Anschluss des Widerstands 148 verbunden, der einen Widerstandswert von 4R/3 aufweist und andererseits auf Erdpotential liegt. Der Wert des Widerstands 148 ist so gewählt, um den Rest des Leiternetzwerks mit dem Widerstand 149 an die Schaltung anzupassen.

Bekanntlich sind Schaltungen, die Eingangssignale an die Stufenwiderstände eines Leiternetzwerks liefern, fest eingestellt, so dass das analoge Ausgangssignal auf der Leitung 40 zu einem beliebigen Zeitpunkt dem binär codierten Wert entspricht, der dann in dem Schieberegister 26 gespeichert ist. Wenn jedoch der gespeicherte Wert in einem n-aus-m-Code dargestellt ist und ein R/2R-Netzwerk verwendet wird, ist die Vorspannung für die Speiseschaltungen, beispielsweise der «Eins»-Pegel am Ausgang der Gatter 41 und 43, so ausgewählt, dass das analoge Ausgangssignal auf der Leitung 40 eine Amplitude aufweist, die innerhalb des Codeabschnitts liegt, dessen untere Grenzamplitude durch den Wert in dem Schieberegister 26 definiert ist. Die Lage des analogen Stufenpegels in diesem Abschnitt ist algebraisch derart bestimmt, dass er auf einem Pegel liegt, der den gleichen Amplitudenabstand von jeder benachbarten Abschnittsgrenze wie eine korrespondierende Amplitudenstufe auf der entgegengesetzten Seite der entsprechenden Grenze in der geordneten Folge der Speicheralgorithmus aufweist. Daher ist für das kompandierte System mit einem n-aus-m-Code, wobei n die Abschnittszahl, b der Grenzwert des Abschnitts und b=2n-l ist, die analoge Ausgangsspannung jeder Stufe V=(2n+2-3)/3. Dieses Abstufen wird von dem Widerstand 149 und dem Signal auf der Leitung 47 bewerkstelligt, wie bereits erwähnt wurde.

Wenn die Quelle 10 andererseits ein gleichförmiges PCM-Signal liefert, muss der Umsetzer 20 in geeigneter Weise modifiziert werden, um den n-aus-m-Code für den Grenzwert b jedes Abschnitts n zu erzeugen, wobei b=n ist. Das Widerstandsnetzwerk 39 nimmt die Form eines Widerstandsbaums an, in dem die Widerstände 48 und 148 eliminiert sind und die Widerstände 42,46 und 149 alle den gleichen Widerstandswert haben und ihr freies oder balkenseitiges Ende direkt mit der Leitung 40 verbunden ist. Dann ist die Ausgangsspannung auf der Leitung 40, korrespondierend zu jedem Grenzwert, in der Mitte innerhalb des bezeichneten Abschnitts zu einer Spannung von V = n+Vi versetzt.

Fig. 4 erläutert die relativen Signalzustände für das vorerwähnte, in Fig. 1 gezeigte Beispiel, nämlich für den Fall einer höchststelligen Wertbitgruppe 100, um die Abschnittszahl vier darzustellen. Dieser Abschnitt hat seinen unteren Grenzwert

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bei fünfzehn Amplitudeneinheiten, der auf der linken Ordinate in Fig. 4 aufgetragen ist. Mit dem Wert 15 in dem Schieberegister 26 ist der auf der Leitung 40 erscheinende Stufenpegel der Amplitude 20 V3 Amplitudeneinheiten, beispielsweise 5 V3 Einheiten über dem Pegel 15, wie es auf der rech ten Ordinate in Fig. 4 aufgetragen ist. Die Amplitudenstufe unterhalb des Grenzpegels beträgt 9 % Einheiten und liegt um 5 lh Einheiten unterhalb des Werts 15. Wenn der Grenzpegel 31 in dem Schieberegister 26 gespeichert ist, sind die analogen Ausgangs-Stu-fenpegel unter- und oberhalb dieses Werts 20 Va und 41 H% beispielsweise 10 % Amplitudeneinheiten auf jeder Seite des Grenzpegels 31. Daher ist für das Beispiel eines binären Zeichens für die Dezimalzahl + 20 und einer niedrigststelligen Wertbitgruppe mit dem Wert 5 die Folge von Vor-Zurückbe-fehlen teilweise in Fig. 3 für die Folge nach Fig. 4 gezeigt, die auf der Zeitskala zwischen 3 und 29 liegt. Diese Befehle schieben den Inhalt des Schieberegisters jeweils nur einen Schritt vor und zurück, und zwar nach jeder Seite des Anfangswerts 15. Das gestufte analoge Ausgangssignal auf der Leitung 40 wird von dem Anfangswert 20 xh auf den Wert 9 % nach unten gestuft und den Wert 41 % nach oben gestuft, und zwar in einer einzelnen in Fig. 4 dargestellten Folge, wobei die Richtung durch die Vor-Zurückbefehle des Gatters 38 bestimmt wird. Als Ergebnis dieser Stufung des analogen Signals stellt sich ein Mittelwert der analogen Werte auf der Leitung 40 über die 32 während einer Zeichenzeit stattfindenden Stufungsschritte ein, der exakt den Wert +20 des digitalen PCM-Worts von der Quelle 10 angibt.

Ein Tiefpass 50 in Fig. 2 empfängt sein Eingangssignal von der Leitung 40 und dient zur Glättung des gestuften analogen Signals auf dieser Leitung. Dazu beträgt die Grenzfrequenz des Filters etwa die Hälfte der Zeichenrate der von der Quelle 10 kommenden digitalen Zeichen.

Fig. 5 zeigt eine modifizierte logische Schaltung 27', die vorteilhaft für die Kopplung des Ausgangs des Schieberegisters 26 in Fig. 2 an ein Widerstands-Leiternetzwerk ist, wenn die gesamte Schaltung 27' als integrierte Schaltung hergestellt wird. Diese logische Schaltung ist für einige Schaltungsoperationen günstiger, da es in einer integrierten Schaltung einfacher ist, eine Konstantstromquelle zu realisieren, um angenähert gleiche entsprechende positive und negative (wenn fest eingestellt oder kapazitiv gekoppelt) analoge Amplitudenstufen zu erhalten, wie es bei der logischen Schaltung 27 in Fig. 2 der Fall ist. Bei der logischen Schaltung 27 ist es notwendig, die Ausgänge der UND- und ODER-Gatter, welche die Anzapfungen des Leiternetzwerks speisen, abzugleichen, um die exakten ganzzahligen Stromeinheiten am Ende jeder Widerstandsstufe zu erhalten und damit die Genauigkeit des Spannungspegels auf der Ausgangsleitung 40 sicherzustellen. Spannungsquellen für Gatter können abgeglichen werden, jedoch kann dieser Abgleich durch geringe Änderungen in den Schaltwiderständen der Gatter 41 und 43 wieder aufgehoben werden, wodurch ein Rauschen des analogen Signals am Ausgang des Filters 50 auftritt. Die Verwendung von Konstantstromquellen in der Schaltung 27' gemäss Fig. 5 verhindert dieses Problem.

In der Schaltung nach Fig. 5 werden das komplementäre Vorzeichenbit-Eingangssignal auf der Leitung 47 und die acht Wertbits-Eingangssignale in dem n-aus-m-Code wie zuvor verwendet. Die Amplitudeninformation wird jedoch direkt an jede Balkenanzapfung des Leiternetzwerks geliefert, anstatt wie vorher über die beiden Stufenwiderstände in Fig. 2. Dadurch wird die durch die zweite Harmonische verursachte Verzerrung des analogen Ausgangssignals vermindert. Auch wird in Fig. 5 das Netzwerk 39 mehr vom Strom als von der Spannung betrieben; d. h. die Wertbitinformation wird direkt den Balkenanzapfungen zugeführt, und zwar über Anschlüsse der Widerstände 48. Alle Stufenwiderstände 42' haben bis auf die beiden Widerstände 48' an jedem Ende der Leiter einen Wert von 2R,

während die Widerstände 48' den Wert R aufweisen. Die den Balkenwiderständen abgewandten Enden der Stufenwiderstände sind miteinander und mit einer Quelle 51 für ein positives Potential verbunden, ebenso die Widerstände 48'. Die Quelle 51 ist schematisch durch einen Kreis mit einem positiven Vorzeichen dargestellt und repräsentiert die Polarität eine entsprechenden Anschlusses irgendeiner Spannungsquelie, deren Anschluss mit entgegengesetzter Polarität geerdet ist. Ähnliche Quellenbezeichnungen wurden auch in Fig. 5 verwendet.

Die Grössen- und Polaritätssteuerung an jeder Anzapfung des strombetriebenen Widerstandsnetzwerks 39' wird von einer der Anzapfungsschaltungen 52 durchgeführt. Da diese Schaltungen gleich aufgebaut sind, ist in Fig. 5 nur eine im Detail dargestellt. Eine ähnliche, aber vereinfachte Anzapfungsschaltung 152 wird zur Ankopplung der Vorzeichenbitinformation von der Leitung 47 an das Ende des Widerstands- -netzwerks, das benachbart zu der Anzapfung für das niedrigststellige Bit ist, verwendet. In der Schaltung 52 ist ein Paar, aus Transistoren bestehenden Differenzverstärkern 53 und 56 vorgesehen, von denen jeder eine identische Konstantstromquelle aufweist, die zwischen ihrer gemeinsamen Emitterleitung und einer Quelle 58 mit negativem Potential liegt. Die beiden Verstärker enthalten zwei Transistoren 59 bzw. 60, deren Kollektor-, elektroden mit einer Quelle 61 positiven Potential verbunden sind und eine Funktion als Weg zur Stromableitung ausüben. In ähnlicher Weise weisen die Verstärker zusätzlich Transistoren 62 bzw. 63 auf, deren Kollektorelektroden miteinander verbunden sind und über eine Leitung 66 zu einer Anzapfung zwischen Balkenwiderständen des Leitungsnetzwerks 39' führen.

Ein binäres Wertbit von der Stufe i des Schieberegisters in Fig. 2 steuert die Transistoren 59 und 60 in Fig. 5. Die wahre bzw. normale Form A, des Bits wird über das UN D-Gatter 57 zur Basiselektrode des Transistors 60 und die komplementäre Form A,- des Bits direkt zur Basiselektrode des Transistors 59 geleitet, der als ein zusätzlicher Stromsenkenpfad arbeitet. Die Basiselektroden der Transistoren 62 und 63 sind miteinander und einer Quelle 67 positiven Potentials verbunden, welche die Basiselektroden mit einer Vorspannung beaufschlagt, die etwa in der Mitte zwischen den Spannungen der «Null»- und «Eins»-Signale von der Stufe i liegt. Daher leitet der Transistor 62 nur dann, wenn die andere Seite des Verstärkers 53 nichtleitend ist. Ebenso ist der Transistor 63 nur dann leitend, wenn sich die andere Seite des Verstärkers 56 im nichtleitenden Zustand befindet.

Der Transistor 62 wird zusätzlich von dem invertierten Vorzeichenbit S beeinflusst, das über die Leitung 47 jeder der Anzapfungsschaltungen 52 zugeführt wird. Innerhalb jeder Anzapfungsschaltungen liegt das invertierte Vorzeichenbit an dem zweiten Eingang des Gatters 57. Es liegt auch an der Basiselektrode des Transistors 69. dessen Kollektor-Emitterstrecke parallel zu der gleichen Strecke des Transistors 59 geschaltet ist.

Die Emitterelektroden der Transistoren 59,69 und 62 sind miteinander und über die Kollektor-Emitterstrecke des Transistors 70 sowie über einen strombegrenzenden Widerstand 71 mit der Quelle 58 negativen Potentials verbunden. In ähnlicher Weise sind die Emitterelektroden der Transistoren 60 und 63 miteinander und über einen Transistor 72 sowie einen Widerstand 73 mit der gleichen Quelle verbunden. Die Basiselektroden der Transistoren 70 und 72 sind miteinander und der Basiselektrode des als Diode geschalteten Transistors 76 verbunden, der in Serie zwischen den Spannungsteilerwiderständen 77 und 78 liegt, die wiederum zwischen eine Quelle 79 positiven Potentials und eine Quelle 58 negativen Potentials geschaltet sind. Daher fixiert die Schaltung des Transistors 76 die Basisvorspannung aller als Konstantstromquellen arbeitenden Transistoren 70 und 72 in sämtlichen Anzapfungsschaltungen 52.

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Die Widerstände 71 und 73 sind identisch, wodurch gleiche Kollektorströme für die Transistoren 70 und 72 eingestellt werden.

Der Transistor 59 des Verstärkers 53 wird ansprechend auf eine binäre «Null» von dem Datenbit der Stufe i in den leitenden Zustand gesteuert, beispielsweise Äj im «Eins»-Zustand. Der Transistor 69 wird ansprechend auf ein positives Vorzeichenbit (S gleich Null) von dem invertierten Vorzeichenbit in den leitenden Zustand gesteuert, wenn beispielsweise S als binäre «Eins» vorliegt. Wenn daher entweder der Transistor 59 oder der Transistor 69 leitend ist (das Vorzeichenbit des Zeichens ist positiv oder das Datenbit eine binäre «Null»), führt der Transistor den vollen Strom des Verstärkers 53 und verriegelt den Transistor 62 im nichtleitenden Zustand. Wenn das Vorzeichenbit negativ ist und das Datenbit als binäre «Eins» vorliegt, sind die Transistoren 59 und 69 nichtleitend und der Transistor 62 zieht über die Leitung 66 die einzelne Stromeinheit, die der Verstärker aufnehmen kann.

In ähnlicher Weise wird derTransistor 60 des Verstärkers 56 in Abhängigkeit von einer Koinzidenz des positiven Vorzeichenbits und einer binären «Eins» des Datenbits leitend, beispielsweise bei einer Koinzidenz von S und A;, die als binäre «Eins» vorliegen. Unter dieser Bedingung verriegelt der Transistor 60 den Transistor 63 im nichtleitenden Zustand. Wenn entweder das Vorzeichenbit negativ ist oder das Datenbit als binäre «Null» vorliegt, ist der Transistor 60 nichtleitend und der Transistor 63 zieht die gesamten Stromeinheiten, die der Verstärker 56 aufnehmen kann.

Wie ersichtlich ist, fliesst in der Leitung 66 kein Strom,

wenn das Bit i eines positiven Zeichens eine binäre «Eins» ist. In dem Leiter 66 fliesst eine Stromeinheit, wenn das Bit i entweder für ein positives oder negatives Zeichen als binäre «Null» vorliegt. Zwei Stromeinheiten werden in dem Leiter 66 geführt, wenn bei einem negativen Zeichen das Bit i als binäre «Eins» vorliegt.

Die Anzapfungsschaltung 152 für das Vorzeichenbit enthält einen einzelnen Differenzverstärker 153 mit einer Konstantstromquelle, die zwischen seiner gemeinsamen Emitterleitung und einer Quelle 58 negativen Potentials liegt. Die Kollektorelektrode des Transistors 169 ist mit einer Quelle positiven Potentials verbunden. Die Kollektorelektrode des Transistors 162 ist über die Leitung 166 mit einer Anzapfung am Ende des 5 Leiternetzwerks verbunden. Die Basiselektrode des Transistors 162 liegt an der Quelle 67 mit positiven Potential, das etwa in der Mitte zwischen den Pegeln eines binären «Eins»- und «Null»-Signals des invertierten Zeichenbits S auf der Leitung 47 liegt. Bei einem positiven Vorzeichenbit (beispielsweise S als binäre «Eins») führt der Transistor 169 den gesamten Strom des Verstärkers 153 und verriegelt den Transistor 162 im nichtleitenden Zustand. Bei negativem Vorzeichenbit ist derTransistor 169 nichtleitend und der Transistor 162 zieht über die Leitung 166 eine einzelne Stromeinheit. Bei einem positiven Zeichen führt die Leitung 166 keinen Strom, während für ein negatives Zeichen eine Stromeinheit vorliegt.

Die Emitterelektroden der Transistoren 169 und 162 sind über die Kollektor-Emitterstrecke eines Transistors 170 und einen den Strom bestimmenden Widerstand 171 mit der Quelle 58 negativen Potentials verbunden. Die Basiselektrode des Transistors 171 ist mit der Basis des Transistors 76 verbunden und erhält somit den gleichen Vorstrom wie die Transistoren 70 und 72 der Anzapfungsschaltungen 52. Daher wird die Schaltung 152 von der gleichen Konstantstromquelle wie die Schaltungen 52 versorgt.

Die vorgenannten Bedingungen für die Stromeinheit bei als «Null» und «Eins» vorliegenden Wertbits eines positiven oder negativen Zeichens entsprechen den ähnlichen Bedingungen, wie sie in Verbindung mit Fig. 2 erläutert wurden. D. h., eine Anzapfung des Widerstandsnetzwerks kann 0,1 oder 2 Stromeinheiten empfangen, wie es zur Bestimmung bipolarer analoger Signale notwendig ist. In der Schaltung gemäss Fig. 5 tritt jedoch die zweite Harmonische in geringerem Mass bei dem analogen Ausgangssignal auf der Leitung 40 auf, da nur ein Widerstand für jede Stufe des Leiternetzwerks verwendet wird. Diese Schaltung lässt sich ökonomisch auch besser als integrierte Schaltung in einer einzelnen Siliziumscheibe integrieren.

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« 3 Blatt Zeichnungen

Claims (9)

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   PATENTANSPRÜCHE

   1. Decodierer zum Erzeugen eines gestuften analogen Signals aus einem pulscodemodulierten, einen Zahlwert darstellenden binären Zeichen, wobei der Mittelwert des Signals über die Zeichenzeit im wesentlichen in Analogform gleich dem codierten Wert des Zeichens ist, gekennzeichnet durch einen als ein in beiden Richtungen betreibbares Schieberegister ausgebildeten Speicher (26) für digitale Informationen,

   eine erste, auf einen ersten Bitanteil des Zeichens, der den höchsten Stellen von dessen Wert entspricht, ansprechende Einrichtung (10,20,19) zum Voreinstellen des Speichers auf einen binär codierten Wert, welcher dem Wert der analogen Information entspricht, die durch den ersten Bitanteil des Zeichens dargestellt wird, eine zweite Einrichtung (16) zur Betätigung des Schieberegisters, um den voreingestellten Speicherinhalt jeweils einen Schritt vor- oder zurückzuschieben während jedes einer Vielzahl von periodisch wiederkehrenden Zeitintervallen zwischen aufeinanderfolgenden Voreinstellungen des Speichers, eine dritte auf einen zweiten Bitanteil des Zeichens, der den übrigen Stellen von dessen Wert entspricht, ansprechende Einrichtung (22,31,36,37,38), um das Muster der Vor-und Zurückschiebefunktion während der Intervalle zu steuern, wobei die Vor- und Zurückschiebefunktion einen Dreistufenbereich einschliesst und der Voreinstellwert die Zwischenstufe ist, und eine vierte Einrichtung (39) zur Ableitung des analogen Stufensignals von dem Speicher.
2. 2. Decodierer nach Anspruch 1, dadurch gekennzeichnet, dass die dritte Einrichtung eine Vorrichtung (36,37) zur Begrenzung der Funktionen auf einen Dreistufenbereich umfasst.
3. 3. Decodierer nach Anspruch 2, dadurch gekennzeichnet, dass die Begrenzungsvorrichtung Mittel (36,37) zur Beaufschlagung des Schieberegisters umfasst, um dessen Inhalt in einer auswählbaren Ordnung in jedem getrennten Paar von aufeinanderfolgenden Intervallen eine Stufe vor- und eine Stufe zurückzuschieben und ein weiteres Mittel (31) enthält, das auf den zweiten Bitanteil anspricht, um die Ordnung so auszuwählen, dass der analoge Mittelwert im wesentlichen gleich dem codierten Wert des Zeichens ist.
4. 4. Decodierer nach Anspruch 1, dadurch gekennzeichnet, dass die dritte Einrichtung ein Mittel (31) zur Erzeugung einer Impulskette, die eine Anzahl von Impulsen enthält, die gleich dem Wert des zweiten Bitanteils während der Zeichenzeit ist, und eine Vorrichtung (36,37,38) umfasst, die in Abhängigkeit von diesen Impulsen und der zweiten Einrichtung die Arbeitsrichtung des Schieberegisters bestimmt.
5. 5. Decodierer nach Anspruch 4, dadurch gekennzeichnet, .dass die Vorrichtung zur Bestimmung der Arbeitsrichtung des Schieberegisters umfasst:

   erste und zweite logische UND-Gatter (36,37), wobei das zweite Gatter nur invertierende Eingänge aufweist,

   Leiter (32,33), um die Impulskette und ein binäres Ausgangssignal der zweiten Einrichtung (16) dem ersten bzw. dem zweiten Gatter zuzuführen und das zugehörige Gatter in Abhängigkeit von der Koinzidenz eines ersten bzw. zweiten binären Signalzustandes der Impulskette und dem Ausgangssignal zu betätigen,

   und ein Mittel (38) zur Kopplung des ersten und zweiten Gatters mit dem Schieberegister, damit das Schieberegister auf die Betätigung der beiden Gatter hin in einer ersten Richtung und bei Nichtbetätigung der beiden Gatter in einer zweiten Richtung seinen Inhalt verschiebt.
6. 6. Decodierer nach Anspruch 1, dadurch gekennzeichnet, dass der Speicher umfasst:

   ein n-stufiges, in beiden Richtungen betätigbares Schieberegister (26), das so gekoppelt ist, dass es ansprechend auf ein Ausgangssignal der zweiten Einrichtung in einer von der dritten Einrichtung bestimmten Richtung arbeitet,

   Leiter (23) zum Laden der n-1 niedrigstelligen Stufen des Schieberegisters in Abhängigkeit von der ersten Einrichtung, einen Leiter (30) zum festen Einstellen der höchststelligen Stufe des Schieberegisters in den binären «Null»-Zustand,

   und eine Vorrichtung (29,100) zum Einstellen der niedrigst-stelligen Stufe des Schieberegisters in den binären «Eins»-Zustand in Abhängigkeit von einer Schiebeoperation in Richtung auf die höchststellige Stufe zu.
7. 7. Decodierer nach Anspruch 6, dadurch gekennzeichnet, dass die Vorrichtung (29,100) zum Einstellen der niedrigststelli-gen Stufe einen Stromkreis (104) zu ihrer Sperrung enthält, und zwar dann, wenn die Folge von Zurück- und Vorschiebesignalen, in dieser Reihenfolge von der Steuereinrichtung kommen.
8. 8. Decodierer nach Anspruch 1, wobei das pulscodemodu-lierte Zeichen Wertbits und ein Vorzeichenbit enthält und der erste und der zweite Bitanteil nur Wertbits aufweisen, dadurch gekennzeichnet, dass die vierte Einrichtung zur Ableitung eines analogen Signals enthält:

   ein Widerstands-Leiternetzwerk (39') mit einer Vielzahl von Widerständen (48), die zwischen einem Anschluss für ein Referenzpotential (51) und einem Ausgangsanschluss (40) des Deco-dierers in Reihe geschaltet sind, wobei dieser Spannungsteiler Anzapfungen für elektrische Schaltungen an dem Ausgangsanschluss und an einer Vielzahl von zusätzlichen Anschlüssen zwischen verschiedenen Widerstandspaaren aufweist,

   eine Vorrichtung (47,152,166) zum Koppeln des Vorzeichenbits an eine Anzapfung des Spannungsteilers, die dem Anschluss für das Referenzpotential benachbart ist,

   eine Vielzahl von Anzapfungsschaltungen (52), um die Bitsignale von dem Speicher den entsprechenden Anzapfungen zuzuführen, wobei jede der Anzapfungsschaltungen enthält: ein Paar von als Stromschalter (53,56) arbeitenden Differenzverstärker, von denen jeder eine Konstantstromquelle (70, 72) zur Bildung einer festen vorbestimmten, für jeden Verstärker gleichen Stromeinheit aufweist, und für jeden Verstärker ein wählbarer Strompfad (63) zwischen seiner Stromquelle und der Anzapfung und ein weiterer wählbarer Strompfad (60) zwischen seiner Stromquelle (72) und einer Stromsenke (61) vorgesehen sind,

   und Mittel (69,57), die in Abhängigkeit von Kombinationen der Signalzustände der Bits des Speichers und des Vorzeichenbits den Strompfad in jedem der Differenzverstärker auswählen, der die Stromeinheiten des Verstärkers führt, und dadurch die Anzahl der Stromeinheiten an der Anzapfung für die Anzapfungsschaltung bestimmt (Fig. 5).
9. 9. Decodierer nach Anspruch 1, dadurch gekennzeichnet, dass vorhanden sind:

   eine Vorrichtung (17,18,32) zur Erzeugung von Taktsigna-len mit der halben Wiederholungsfrequenz der Zeitintervalle, eine Vorrichtung (31), die in Abhängigkeit von diesen Taktsignalen eine Impulskette mit einer Pulsfolgefrequenz erzeugt, die von dem zweiten Bitanteil des Zeichens bestimmt wird, wobei die Vorder- und Rückflanke jedes Impulses der Impulskette während verschiedener Zeitintervalle auftreten, und Mittel (36, 37,38), die in Abhängigkeit von einer Koinzidenz von gleichen binären Signalzuständen der Impulskette und der Taktsignale der zweiten Einrichtung (16) das Schieben des Schieberegisterinhaltes und in Abhängigkeit von einer Koinzidenz von verschiedenen binären Signalzuständen der Impulskette und den Taktsignalen die zweite Einrichtung zum Zurückschieben des Schieberegisterinhaltes veranlassen, wobei nicht mehr als zwei gleiche binäre Zustände der Funktion aufeinanderfolgend auftreten.

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