JPH0636510B2

JPH0636510B2 - Ｃｍｉ符号変換器

Info

Publication number: JPH0636510B2
Application number: JP410786A
Authority: JP
Inventors: 猛真田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-01-14
Filing date: 1986-01-14
Publication date: 1994-05-11
Anticipated expiration: 2009-05-11
Also published as: JPS62163440A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、光通信や、通信端末機器間のディジタルデー
タ伝送に利用されるＣＭＩ符号変換器に関するものであ
る。

（従来の技術）第４図は、従来のＣＭＩ符号変換器の構成を示したもの
である。第４図において、INはＮＲＺ符号入力端子、Fo
CLKはデータクロック入力端子、2FoCLKはＣＭＩ符号化
クロック入力端子、FF11〜FF17はフリップフロップ回
路、G11〜G15はゲート回路、OUTはＣＭＩ符号出力端子
である。

第２図は、上記回路のタイミング図で、ハイレベルを論
理“１”、ロウレベルを論理“０”として、各入力信号
及びフリップフロップ回路、ゲート回路の出力信号の一
例を示している。

以下、この従来例の動作を説明する。入力端子INに第５
図に示す“０”、“１”、“０”、“０”、“１”の信
号が、入力端子FoCLK，2FoCLKにこれに同期したクロッ
ク、２逓倍クロックがそれぞれ入力されている。フリッ
プフロップ回路FF15Ｑ出力にはIN“０”が“01”に符号
化された出力となる。フリップフロップ回路FF14Ｑ出力
にはIN“１”の度にパルスが出力され、これがフリップ
フロップ回路FF16のクロック入力となり、その出力はIN
“１”を分周したものに相当することになる。これとフ
リップフロップ回路FF13Ｑ出力がゲート回路G14に加え
られ、G14出力にはIN“１”が“00”、“11”を交互に
繰り返す出力が得られる。これをゲート回路G15により
合成し、フリップフロップ回路FF17で２逓倍クロックで
読み直すと、FF17出力には、ヒゲのないＣＭＩ符号出力
がOUT端子に得られる。

（発明が解決しようとする問題点）しかしながらこのように従来は、ヒゲのないきれいな出
力を得るために２逓倍クロックを必要としてシステム規
模が大きくなり、また、１ビットを２ビットに符号化す
るＣＭＩ符号の冗長性を利用していないという欠点があ
った。

本発明は、上記従来例の欠点を除去するものであり、シ
ステム規模に応じて、クロックを２逓倍しなくてもヒゲ
状パルス出力のないＣＭＩ符号を出力できる系と、２逓
倍クロックが与えられる場合の系とを切換えて対応でき
るようにするとともに、回路規模を大きくしないで、Ｃ
ＭＩ符号則違反を利用し、フレーム同期信号等他の情報
の重畳を行なえるようにしたＣＭＩ符号変換器を提供す
るものである。

（問題点を解決するための手段）本発明は、上記目的を達成するために、２逓倍クロック
が与えられなくてもヒゲ状パルスのないＣＭＩ符号出力
が得られるように、内部で簡単な構成で２逓倍クロック
を生成し、もともと２逓倍クロックが与えられる時と切
換えて対応できるようにするとともに、ＣＭＩ符号則違
反を他信号の重畳に利用する機能をもたせるものであ
り、回路規模を大きくせずに実現するものである。

（実施例）以下、本発明の一実施例を図面とともに説明する。第１
図において、FF１〜FF８はフリップフロップ回路、G１
〜G７及びG_Dはゲート回路、MPXは切換回路、CRV、IN、F
oCLK、2FoCLK、SELECTはそれぞれ各信号の入力端子、OU
Tは出力端子である。

次に、上記実施例の動作を説明する。ゲート回路G２で
は、端子INにおける入力信号が“１”のときパルスを出
力し、フリップフロップ回路FF４では２逓倍クロックで
読み直し、フリップフロップ回路FF７のクロック入力と
する。フリップフロップ回路FF７のＱ出力は入力された
“１”を分周し、IN入力信号を読み直したフリップフロ
ップ回路FF５のＱ出力とゲート回路G６に入力され、IN
の“１”を交互に“00”、“11”に符号化する。ここで
IN“１”に同期して符号則違反要求(CRV入力がハイレベ
ル)のときはゲート回路G２のバルスがなくなり、フリッ
プフロップ回路FF７へのクロック入力がなく、FF７Ｑ出
力は前の状態を保ち、ゲート回路G６出力では直前のIN
“１”と同じ状態に符号化される。

一方、ゲート回路G４では、IN“０”のとき“01”の符
号が出力される。符号則違反要求(CRV入力ハイレベル)
のときはロウレベルとなるが、ゲート回路G３から“1
0”と逆に符号化されて出力され、ゲート回路G５でこれ
ら出力が合成され、IN“０”の時“01”、CRV時“10”
と符号化され、フリップフロップ回路FF６で読み直され
る。IN“１”の符号化されたゲート回路G６の出力とIN
“０”の符号化されたフリップフロップ回路FF６Ｑ出力
とがゲート回路G７で合成され、フリップフロップ回路F
F８により読み直され、符号則違反要求により、符号則
違反を起こす。ＣＭＩ符号出力が出力端子OUTに得られ
る。

第２図は、第１図の回路の動作説明図であり、入力端子
INとCRV入力端子にそれぞれ“010100111”、“00001001
0”の信号が入力された時の各部の波形例を示したもの
である。

また、第３図に、２逓倍クロックがあるときと無い時の
切換回路の動作説明図を示す。２逓倍クロックが有る時
はSELECT信号を“ロウレベル”、無い時を“ハイレベ
ル”に対応させてある。FoCLK入力信号をゲート回路あ
るいは他の遅延素子等により、FoCLKの1/4周期時間分遅
延させてゲート回路G１により２逓倍クロックを生成す
る。

（発明の効果）本発明は、上記のような構成であり、以下に示す効果が
得られるものである。

(ａ)クロック入力を遅延させた信号と元のクロック信号
より、簡単な構成で２逓倍クロックを作るので、予め供
給されるようにした２逓倍クロックがなくても、ヒゲ状
パルスのないＣＭＩ符号出力が得られる。

(ｂ)２逓倍クロックの有無の切換回路を有しているの
で、システムが２逓倍クロックを有しているか否かに関
わらず、上記(ａ)の効果が得られる。

(ｃ)ＣＭＩ符号違反を起こせるようにしてあるので、本
来のデータを重畳して別のデータを送ることができる。
また、回路素子の追加が少なく、規模が大きくならな
い。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路構成図、第２図は、
第１図の回路の各部波形図、第３図は、２逓倍クロック
の外部供給信号と内部生成信号との切換えを示す図、第
４図は、従来例の回路構成図、第５図は、第４図の回路
の各部波形図である。 FF１〜８……フリップフロップ回路、G1〜G7，G_D……ゲ
ート回路、MPX……切換回路、IN……入力端子、FoCLK、
2FoCLK……クロック端子、CRV……符号則違反要求信号
入力端子、SELECT……切換信号入力端子、OUT……出力
端子。

Claims

【特許請求の範囲】

【請求項１】伝送クロック、符号変換用２逓倍クロッ
ク、伝送データ、符号則違反要求信号、クロックの切換
信号をそれぞれ入力する入力端子と、前記伝送クロック
から２逓倍クロックを生成する回路と、その生成した２
逓倍クロックと前記符号変換用２逓倍クロックとを符号
変換動作クロックとしてクロック切換信号により任意に
選択する切換回路と、前記符号変換動作クロックを選択
して伝送データ“０”を“01”に、“１”を“00”と
“11”の交互の繰り返し符号に符号化する回路と、前記
符号則違反要求信号により符号則“０”を“10”に、
“１”を“00”又は“11”に符号化する符号則違反符号
化回路とを備えたことを特徴とするＣＭＩ符号変換器。