JPS62291757A - デジタル信号の伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明のｔｌ’ｌ’細な説明 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　　ｔｕｎａ点を解決するための手段Ｆ　作用 Ｇ　実施例 Ｇ１　冗長ビットの例の説明（第４図）Ｇ２　この発明
装置要部の一実施例の説明（第５図） Ｉ４　　発明の効果 Ａ　産業上の利用分野 この発明は例えばＮＲＺデータをＭ２　（ミラースクエ
ア）コードのようなたたみ込みコードであっ°ζ、いわ
ゆるＤＣ（直流）フリーのコードに変換してデジタル信
号を伝送（記録再生含む）する！！ｉ置に関する。

Ｂ　発明のＪｏｌｔ要 この発明は例えばＮＲＺデータをＭノコード等のような
たたみ込みコードに変換して伝送する場合に、変換前に
固定のパターンとして１１１１人された同期パターンが
変換後においても特定の固定パターンとなるようにした
もので、同期パターン検出をデコード前に行え、デコー
ド時にビット同期回路が不用になるものである。

Ｃ従来の技術 デジタルデータを磁気テープに記録し、再生する場合、
直流分は直接記録再生することができないため、直流分
を含まないように（ＤＣフリーと称す）データをコード
変換する必要がある。

このことを満足するコード変換方式の１つとして、デジ
タルデータをＭ’　　（Ｍｉｌｌｅｒ　５ｑｕａｒｅ　
：ミラースクエア）コードに変換する方法が知られζい
る（例えば特開昭５２−１１４２０６号参照）。

このＭ２コードは、変換前の例えばＮＲＺデータのビッ
トセルを２Ｔとしたとき、最小反転間隔Ｔａ＋１ｎ＝Ｔ
ｓ最大反転間隔Ｔｍａｘ＝３７となり、また、ＤＣフリ
ーとなるようにＤＳＶ　（デジタルナムバリュー）の積
分値が零となるようにされたコードで、もとのデータの
１ビツトは２ビツトに変換されるものである。

このＭλコードの生成規則は第８図に示す通りで、原デ
ータがｒｌＪのときは原データのビットセルの中間で状
態を反転させ、原データが「０」のビットセルでは反転
せずに、「０」が続くときビットとビットの間で状態を
反転させるとともに、原データの「０」と「０」で挟ま
れるｒ　Ｉ　Ｊのデータ数が偶数のときは、その挟まれ
る「１」のデータの最後のものはビット中間で反転させ
ないというものである。

以上のようにＭ２コードは元のデータの前後のビットの
状態を参酌して出力コードを定めるもので、たたみ込み
変調の一種である。

ところで、デジタルデータの処理に際しては、データは
所定数毎のブロック単位で処理されるのが通常で、この
ため、ブロック毎に同期パターンが付加される。

第９図はＭ２コードデータの記録再生系のブロック図で
、例えばパンツアメモリよりのブロック単位の間欠的な
例えばＮＲＺデータが加算回路（１）に供給されるとと
もに、この加算回路（１）に固定のビットパターンから
なる同期パターンが供給されて、第１０図に示すように
ブロック間の空きスペースに同期パターンが挿入された
データがこの加算回路（１１より得られる。

この加算回路（１）の出力データはＭ′！エンコーダ（
２）に供給されてＭ２コードに符号化され、例えば回転
ヘッドにより磁気テープに記録される。そして、磁気テ
ープより再生されたＭ２コードはＭ２デコーダ（３）に
供給されてＮ　Ｒ７，データに戻されるが、このとき、
２ビツトの情報を１ビツトにするためＭ２コードの各ビ
ットがＮＲＺデータの１ビツトの前半のビットに対応す
るか、後半のビットに対応するかを知る必要があり、通
常、Ｍ２コードの性質を用いてビットパターンからその
同期をとるためのビット１司！Ｉ）１回路（３八）力く
デコーダ（３）に設けられている。

こうしてビット同期がとられ、デコードされてＮＲＺデ
ータに戻された再生データは同期パターン検出回路（４
）に供給されて同期パターンが検知され、その後、デー
タのブロック単位の処理の基準とされるものである。

Ｄ　発明が解決しようとする問題点 とごろで、同期パターンはデータとしては通電性じるこ
とのない特定の固定パターンが用いられており、これを
デコード前に検出できればデコード時、ビット同期回路
は不要になる。

ところが、Ｍ２コードの場合、エンコード前に固定パタ
ーンを同期パターンとして付加しても、前後のビット状
態によってパターンが変化し、固定パターンとならない
。

以上のように、一般にＭ２コードのデコード時、デコー
ダでビット同期をとってデコードした後、同期パターン
検出をするようにしなければならない、ところが、ビッ
ト同期回路は全く検出エラーを起こさないということは
なく、エラーが含まれることを考慮した回路である必要
がある。そし゛（、ビット同期がエラーによりずれると
止しくデコードできず、エラーを大きくしてしまうこと
になる。

この発明はこの点にかんがみ、変換後も同期パターンが
固定パターンとなるように工夫してデコード前に同期パ
ターン検出ができるようにしたものである。

Ｅ　　ｌｌｌＪａ点を解決するための手段第１図はこの
発明装置の一例全体を示すブロックで、先ず、記録系に
おいては、人力デジタル信号に対し、たたみ込みコード
であって、かつ、直流分について記録再生に好適なコー
ドにコード変換を行なうエンコーダ（１０）と、一定の
同期パターンを変換前のデジタル信号に挿入するための
加算回路（１１）と、上記同期パターンの前に冗長ビッ
トを付加する冗長ビット付加回路（１２）と、人力デジ
タル信号の、上記冗長ビットを付加する直前の変換後の
パターンを検出するパターン検出回路（１３）と、この
パターン検出回路（１３）において検知されたパターン
に応じて上記冗長ビットの各値を定める冗長ビット生成
回１７Ｎ（１４）を設ける。

そしζ、再生系においては、デコーダ（１７）の前段に
同期パターン検出回路（１６）が設けられる。

Ｆ　作用 加算回路（１１）には第２図に示すようにブロック毎に
、同期パターン及び冗長ビットの付加スペースが設けら
れている入力データが供給され、この人力データにこの
加算回路（１１）において同期パターンが挿入される。

冗長ビット付加回路（１２）には同期タイミング信号が
供給されており、冗長ビット付加スペースの期間以外で
は加算回路（１１）よりのデータはそのままエンコーダ
（１０）に供給されてたたみ込みコー、ドに変換される
。

そして、冗長ビット付加スペース期間ではこのエンコー
ダ（１０）よりの変換後のパターンが検出回路（１３）
に供給されて、冗長ビット付加スペース直前の、つまり
ブロックデータの最後のデータの変換後のパターンが検
出され、その検出パターンに基づい°ζ変換後の同期パ
ターンが固定パターンとなるような冗長ビットが生成さ
れ、冗長ビット付加回路（１２）におい°ζ、冗長ビッ
トの付加スペースに付加される。

この場合、この冗長ビットは、コード変換後のコードが
、この冗長ビットにより初期化されるようにされるもの
である。したがっζ、エンコーダ（１０）においてはこ
の冗長ビットにより同期パターンは必ず一定の固定パタ
ーンにコード変換されることになる。

再生系におい°ζは、同期パターンが固定パターンであ
るため、デコード前に同期パターン検出回路（１６）に
おいて同期パターンが検出でき、ブロック単位の同期が
とられるとともに、ビット同期もとることができる。し
たがって、デニｌ−ダ（１７）ではビット同期をとるご
となくデコードすることができ、デコーダ（１７）にビ
ット同期回路を設ける必要がない。

したがって、従来のようなピッＩ・同期回路によりエラ
ーの波及効果はない。

この場合に、同期パターン検出回路（１６）で同期パタ
ーン検出ができなかった場合にはそのブロックデータは
使用できないので、デコーダ（１７）でデコード誤りを
生じても差し支えはない。

Ｇ　実施例 以ト、この発明の一実施例を、人力データをＭ２に変換
して伝送する場合を例にとって説明しよう。

Ｇ１　冗長ビットの例の説明 Ｍ２コードは、元の情報１ビツトを２ビツトに変換する
ものであるが、この２ビツトへの変換パターンはＤＳＶ
を考慮すると、第３図に示すように１０通りほどである
。

入力データに挿入される固定パターンの同期パターンが
固定パターンに変換されないのは、同期パターンの前の
データの変換パターンによって異なるパターンに変換さ
れるからである。そごで、同期パタ７ンの前に可変の複
数ビットからなる冗長ビットを付加して、Ｍ２コードに
変換したとき同期パターンの前では常に初期化するよう
にすれハ、固定の同期パターンはＭ２コードにエンコー
ド後も固定パターンになるものである。

第４図はデータと同期パターンとの間に可変の３ビツト
（変換前）の冗長ビットを挿入して同期パターンの前で
は常に初期化するようにした場合の例で、Ｍ２コードに
変換後のブロックデータの最後の２ビツトのパターン（
第３１１１　Ａ　−Ｊ　）に対応し°ζＭ２コード変換
後に第４図へ〜Ｊにポすような６ビツトのパターンとな
る３ビツトを同期パターンの前に挿入する。　　。

すなわち、これらのパターンは第４図から明らかなよう
に、ＤＳＶが０”のところで終わるようにするとともに
変換後の最後の１ビツトがＤＳＶが“＋１”から“０”
に向かって終わり、次にデータ「０」から始まるような
ものである。

なお、第４図Ｅ及びＪに不ずように、冗長ビットを付加
する直前のデータの最後の２ビツトが第３図Ｅ及びＪに
示すようなパターンであるときには、最後の１ビツトの
反転を禁止して第４図Ｅ及びｊにボずようなパターンと
なる冗長ビットを付加する。

Ｇ２　この発明装置要部の一実施例の説明以上のことを
実現するには、Ｍ２コードのエンコーダ内で、同期パタ
ーンを挿入する直前のブロック単位のデータのＩＩｋｔ
＆のビットパターンの状態を検知して、これに応じてＭ
２エンコーダ入力の３ビツトの冗長ビットをｒｉＪ変す
る回路を設ければよい。

第５図は第１図のエンコーダ（１０）　、冗長ビット付
加回ＩａＩ（１２）　、変換ハ’ｙ　−ン検出ＭＩＭ　
（Ｉ（）、冗長ビット生成回路（１４）の部分のＭ２コ
ードの場合の一実施例である。

同図において、（２１）は冗のデータの１ビットに対し
、Ｍ２：２−ドに変換したときの前半のビットを保持す
るラッチ回路、（２２）は後半のピッＩ・を保持するラ
ッチ回路、（２３）は前半のピント及び後半のビットの
値が供給され°ζ、ＤＳＶを検出し、ＤＳＶの値に応じ
た２ビツトの出力ｋｔ、に２を得るＤＳＶ検出回路であ
る。

（２４）は入力データとＤＳＶ検出Ｍｌ／＆　（２３）
　ノ出力ｋｌ、に２等から次のクロック後のデータをコ
ントロールする論理回路である。

すなわち、この論理回路（２４）には人力データの連続
する３ビツトｏ　（１−１）、Ｄ　（１）。

Ｄ（１＋１）（Ｉは整数）が供給されるとともにＤＳＶ
検出回路（２３）よりの２ビツト出力ｋｌ及びに２、さ
らにラッチ回路（２２）よりのＤ　（１−１）に対する
Ｍ２変換コードの後半のビット出力が供給されて、一方
の出力端より入力ビットＤ　（１）に対する前半のビッ
ト出力１３　Ｆが、他方の出力端より入力ビッ１−Ｄ（
＋）に対する後半のビット出力ＡＦがそれぞれ出力され
る。そしてこの論理回路（２４）の一方及び他方の出力
端より人力ビットＤ　（１）に対するコントロール出力
Ｓ１及びＳ２が得られる。そして、これら出力３１及び
Ｓ２はそれぞれイクスクルーシブオアゲート（２５）及
び（２６）に供給され、また、イクスクルーシブオアゲ
ー）（２５）の出力がイクスクルーシブオ°１ゲート（
２６）に供給されるとともにラッチ回路（２２）の出力
がイクスクルーシブオアゲート（２５）に供給される。

以上の構成によりイクスクルーシブオアゲート（２５）
からは人力ビン）Ｄ　（１）に対する前半のビット出力
ＢＦが、イクスクルーシブオアゲ−１・（２６）からは
入力ビン）Ｄ　（１＞に対する後半のビット出力ＡＦが
、それぞれ得られる。

そして、これら前半及び後半のビット出力ＢＦ及びＡＰ
がラッチ回路（２１）及び（２２）にそれぞれラッチさ
れる。この場合、ラッチ回路（２１）及び（２２）には
人力データのクロック周波＠ｆｓと等しい周波数のラッ
チパルスが供給されてデータラッチがなされる。そして
これらラッチ回路（２１）及び（２２）の出力はスイッ
チ（２７）の一方及び他方の入力端に供給される。この
スイッチ（２７）は周波数ｒｓでデユーティ５０％のス
イッチング信号によって一方及び他方の入力端に交ノー
、に切り換えられて、ごれより入カデ、−夕がＭ２コー
ドに変換された出力が得られるが、さらにラッチ回ＲＲ
（２８）に供給され、周波数２ｆｓのクロックによりラ
ッチされ、出力端子（２９）にはこのクロックに同期し
たＭ２コードの変換出力が得られる。

（３０）は冗長ビット付加及び人力データの取り込みの
回路で、この回路（３０）は直列に設けられる４段のラ
ッチ回路（３１）〜（３４）と、入力端子（３８）とラ
ッチ回路（３１）との間、ラッチ回路（３１）と（３２
）及びラッチ回路（３２）と（３３）との間にそれぞれ
設けられるオアゲート（３５）　　（３６）（３７）と
からなる。

ラッチ回路（３１）〜（３４）の出力端には入力データ
の連続する４ビツトの各ビットが得られ、ラッチ回路（
３４）には入力端子（３８）よりの人力データの５ピン
ト前のビットが得られ、これがＤ（１−１）として論理
回路（２４）に供給される。

同様にして、ラッチ回路（３３）には人力データの４ビ
ツト前のビットがランチ回１／３（３２）には入力デー
タの３ビツト前のビットが、それぞれ得られ、それぞれ
Ｄ　（＋）及びＤ（１＋１）として論理回路（２４）に
供給される。

（４０）は冗長ビット生成回路で、アンドゲート（４１
）　　（４６）　　（４７）　　（４Ｂ）と、オアゲー
ト　　（４２）及び（４９）とイクスクルーシプオ°１
ゲート（４３）と、ノアゲート（４４）と、インバータ
（４５）と、この生成回路（４０）の出力を一定期間だ
け出力するようにゲートするゲート回路　（５０）とか
らなる。

この冗長ビット生成回ｖＰＦ（４０）は、同期パターン
の前にｈｌｊ大する３ビツト分の冗長ビットを生成する
もので、入力端子（３８）に供給される人力データにお
いては、第６図に示すように、予めこの３ビツト分のス
ペースが設けられ、この３ビツトの人力データとして（
ＯＯＯ）が挿入されている。

一方、ゲート回路（５０）はこの３ビツトの冗長ビット
が人力されたとき開となり、このとき生成回路（４０）
において生成された３ビツトのデータがそれぞれオアゲ
ート（３５）　　（３６）及び（３７）を介してラッチ
回路（３１）　　（３２）　　（３３）にラッチされる
ことになる。そして、この３ビツトの冗長ビットが論理
回路（２４）に供給されて、第６図に承ずように１変の
６ビツトａ　ｗ　ｆのＭ２コードに変換されることによ
りこの３ビツトの冗長ビットの終わりのビット、つまり
、同期パターンの直前ではＭ２コードが初期状態にリセ
ットされる。

したがって、冗長ビットの後、固定のパターンとして入
力される同期パターンは、Ｍ２コードに変換された後も
、例えば第４図に示すように「０」から始まる固定パタ
ーンにされるものである。

したがって、このＭ２コードの固定パターンを再生時に
、デコードに先立って検出するようにすれば、同期パタ
ーンを検出することができ、その後の処理をこの検出信
号に基づい′ζビット同期がとれた状態で行なうことが
できる。

なお、この場合に、付加する冗長ビットの３ビツトとし
て（１，１，０）、　　（０，１，ｌ）。

（１，１，１）の３つのパターンを禁止すれば、この冗
長ビットの変換後の６ビツトの規則性を利用してこの冗
長ビットを次のようにして當に〔０゜０．０〕の３ビツ
トにデコードすることができるので、この冗長ビットも
固定パターンとして同期パターンの一部として用いるこ
ともできる。

すなわち、第７図はこの冗長ビットのデコーダで、ｎ１
変６ビツトのａ、ｂ、ｃ、ｄ、ｃ、ｆがそれぞれ２ビツ
トずつイクスクルーシプオアゲート（６１）　　（６２
）　　（６３）に供給され、イクスクルーシブオアゲー
ト（６１）及び（６２）の出力がアンドゲート（６４）
に供給されてその出力が出力端子（６７）に導出され、
また、イクスクルーシブオアゲート（６２）及び（６３
）の出力がアントゲ−ｔ・（６５）に供給されてその出
力が出力端子（６８）に導出される。さらに、可変６ビ
ツトの第１ピッｔ−ａが出力端子（６６）に導出される
。このようにすれば、ＨｉＪ変６ビツ）　ａ　ｗ　ｆが
供給さたとき、出力端子（６６）〜（６日）には（０，
Ｏ，Ｏ）の３ビツトの出力が富に得られるごとになる。

Ｈ発明の効果 この発明によれば、同期パターンの前に、たたみ込みコ
ード変換したとき、ちょうどコードを明期化するような
冗長ビットを付加したので、たたみ込みコードであっ°
ζも、固定パターンをエンコード前に付加した同期パタ
ーンは、コード変換後も固定パターンとなり、デコード
前に同期パターンの検出が可能となるものである。

したがって、デコード時にビット同期をとらなくても、
デコード前の同期パターン検出によりビット同期はとる
ことができるので、デコーダにビット同期回路を設ける
必要がない。このため、このビット同期回路による同期
エラーの波及効果を防止することができる。

また、同期パターンの前で必ず、初期化されていること
を利用するごとにより、同期パターン単位の誤り検出が
じやすくなるものである。

【図面の簡単な説明】

第１図はこの発明装置の全体のブロック図、第２図はこ
の発明の場合のエンコードする人力データの構造図、第
３図はＭ２コードのとり得るパターンをボず図、第４図
は冗長ビットの一例のパターンを示す図、第５図はこの
発明装置の要部の一例のブロック図、第６図はこの発明
の一例の人出カデータ構造を示す図、第７図は冗長ビッ
トを同期パターンの一部とし゛ζ使用する場合のデコー
ダの一例のブロック図、第８図はＭ２コードを説明する
ための図、第９図は従来装置の一例のブロック図、第１
Ｏ図は従来の装置でエンコードする人力データの構造を
示す図である。 （１１）は同期パターン挿入用加算回路、（１２）及び
（３０）は冗長ビット付加枦１路、（１３）は変換パタ
ーン検出回路、（１４）及び（４０）は冗長ビット生成
回路である。

Claims (1)

1. 【特許請求の範囲】 デジタル信号に対し、たたみ込みコードであって、かつ
   、直流分について記録再生に好適なコードにコード変換
   を行なって上記デジタル信号を伝送する装置において、 一定の同期パターンを上記変換前のデジタル信号に挿入
   する手段と、 上記同期パターンの前に冗長ビットを付加する手段と、 上記デジタル信号の上記冗長ビットを付加する直前の上
   記変換後のパターンを検出する検出回路と、 この検出回路において検知されたパターンに応じて上記
   冗長ビットの各値を定める手段とを設けたデジタル信号
   の伝送装置。