JP2003536315A - バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号のデータビットのストリームに符号化するデバイス、メモリ手段、情報を記録するデバイス、記録担体、符号化するデバイス、および再生するデバイス - Google Patents
バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号のデータビットのストリームに符号化するデバイス、メモリ手段、情報を記録するデバイス、記録担体、符号化するデバイス、および再生するデバイスInfo
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Abstract
(57)【要約】
【課題】 チャネルワードシーケンスにおける直流抑制が保証され、かつ、データ担体上に誤りがあっても再生時の誤り伝播が回避される、符号化デバイスを得ること。
【解決手段】 バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号のデータビットのストリームに符号化するためのデバイスにおいて、ソース信号のビットストリームが、nビットのソースワードに分割される。このデバイスは、p個の連続するnビットのソースワードのブロックを、nビットのソースワードの少なくとも大部分の変換がパリティ保存および／またはパリティ反転であるように、p個の連続するmビットのチャネルワードの対応するブロックに変換するために適合化されている変換手段を有する（m>n≧1）。この変換手段は、各nビットのソースワードについて、符号化状態に配列された多数のmビットのチャネルワードと、次のmビットのチャネルワードの状態を示す対応する状態番号とを含むメモリ手段を有する。ソースワードの各ブロックの後に、q個の直流制御ソースビットが加えられ、このソースビットは、次のソースワードの変換に関係なく、r個の直流チャネルビットに変換される。
Description
【０００１】
本発明は、バイナリのソース信号のデータビットのストリームをバイナリのチ
ャネル信号のデータビットのストリームに符号化するデバイスであって、前記ソ
ース信号の前記ビットストリームがnビットのソースワードに分割されていて、
当該デバイスが、p個の連続するnビットのソースワードのブロックをp個の連続
するmビットのチャネルワードの対応するブロックに変換するように適合化され
た変換手段を有し（p、n、mは整数であり、かつm>n≧1）、前記変換手段が、nビ
ットの各ソースワードについて、符号化状態に配列された多数のmビットのチャ
ネルワードと、次のmビットのチャネルワードのメモリ位置を示す対応する状態
番号とを含むメモリ手段を有するデバイスに関する。
ャネル信号のデータビットのストリームに符号化するデバイスであって、前記ソ
ース信号の前記ビットストリームがnビットのソースワードに分割されていて、
当該デバイスが、p個の連続するnビットのソースワードのブロックをp個の連続
するmビットのチャネルワードの対応するブロックに変換するように適合化され
た変換手段を有し（p、n、mは整数であり、かつm>n≧1）、前記変換手段が、nビ
ットの各ソースワードについて、符号化状態に配列された多数のmビットのチャ
ネルワードと、次のmビットのチャネルワードのメモリ位置を示す対応する状態
番号とを含むメモリ手段を有するデバイスに関する。
【０００２】
このようなデバイスは、WO97/09718/A1から公知である。これには、nビットの
ソースワードと各テーブル番号に対応させて、mビットのチャネルワードと、次
のソースワード変換の状態番号とを生成するメモリが設けられた、記録／再生シ
ステムが、記載されている。この変換は、パリティ保存ではない。さらに、この
公知のデバイスは、mビットのチャネルワードに応答して、実行(running) DSV（
デジタル合計値）を計算し、読み出されたチャネルワードがDSVを増加させるま
たは減少させる必要があるかを示す選択信号を供給する選択回路を有する。これ
らの方策によって直流レベルが偶発的に減少することがあるが、全体的な直流抑
制は保証されない。この結果、直流成分を扱うことができない通信システムにお
いて歪が導入されることがあるのみならず、各担体上へのデータのあらゆる記録
時に歪が導入されることがある。
ソースワードと各テーブル番号に対応させて、mビットのチャネルワードと、次
のソースワード変換の状態番号とを生成するメモリが設けられた、記録／再生シ
ステムが、記載されている。この変換は、パリティ保存ではない。さらに、この
公知のデバイスは、mビットのチャネルワードに応答して、実行(running) DSV（
デジタル合計値）を計算し、読み出されたチャネルワードがDSVを増加させるま
たは減少させる必要があるかを示す選択信号を供給する選択回路を有する。これ
らの方策によって直流レベルが偶発的に減少することがあるが、全体的な直流抑
制は保証されない。この結果、直流成分を扱うことができない通信システムにお
いて歪が導入されることがあるのみならず、各担体上へのデータのあらゆる記録
時に歪が導入されることがある。
【０００３】
必要な直流抑制を得るために、ソースレベルに直流制御ビットを導入すること
ができるが、その結果として、チャネルワードがソースワードに対応しなくなる
。このことは、データ担体上に誤りがあるとき、再生時に誤り伝播が発生しうる
ことを意味する。
ができるが、その結果として、チャネルワードがソースワードに対応しなくなる
。このことは、データ担体上に誤りがあるとき、再生時に誤り伝播が発生しうる
ことを意味する。
【０００４】
さらに、実際には、いくつかの符号化システムが公知である。例えば、CDの録
音／再生システムにおいては、8ビットのソースワードから17ビットのチャネル
ワードへのEFM符号化が行われる。記録時には、符号化されたチャネルワードが
データ担体上に記録され、再生時には、チャネルワードが逆に復号化される。DV
Dの記録／再生システムにおいては、8ビットのソースワードから16ビットのチャ
ネルワードへのEFMプラス符号化が行われる。この場合、チャネル信号は、(2,10
)シーケンスで実現される。しかしながら、これらのいずれの公知のシステムに
おいても、チャネルワードシーケンスにおける直流抑制は保証されない。
音／再生システムにおいては、8ビットのソースワードから17ビットのチャネル
ワードへのEFM符号化が行われる。記録時には、符号化されたチャネルワードが
データ担体上に記録され、再生時には、チャネルワードが逆に復号化される。DV
Dの記録／再生システムにおいては、8ビットのソースワードから16ビットのチャ
ネルワードへのEFMプラス符号化が行われる。この場合、チャネル信号は、(2,10
)シーケンスで実現される。しかしながら、これらのいずれの公知のシステムに
おいても、チャネルワードシーケンスにおける直流抑制は保証されない。
【０００５】
上記に関し、符号化デバイスが、一般に、(d、k)シーケンスで符号化チャネル
ワードを供給することは注目される。ここで、dは、チャネル信号のシリアルデ
ータストリームにおける2つの連続する「1」の間に最小限存在する「0」の数で
あり、kは、チャネル信号のシリアルデータストリームにおける2つの連続する「
1」の間に最大限存在する「0」の数である。この国際特許出願の明細書は、8ビ
ットのソースワードのブロックから15ビットのチャネルワードのブロックへの、
(2,14)シーケンスでの変換を示している。メモリ内にいくつかの符号化テーブル
が存在することによって、チャネルワードのシーケンスはd,k制約に従うが、nビ
ットのソースワードからmビットのチャネルワードへの個別の変換がパリティ保
存でないために、前述したように直流抑制は保証されない。
ワードを供給することは注目される。ここで、dは、チャネル信号のシリアルデ
ータストリームにおける2つの連続する「1」の間に最小限存在する「0」の数で
あり、kは、チャネル信号のシリアルデータストリームにおける2つの連続する「
1」の間に最大限存在する「0」の数である。この国際特許出願の明細書は、8ビ
ットのソースワードのブロックから15ビットのチャネルワードのブロックへの、
(2,14)シーケンスでの変換を示している。メモリ内にいくつかの符号化テーブル
が存在することによって、チャネルワードのシーケンスはd,k制約に従うが、nビ
ットのソースワードからmビットのチャネルワードへの個別の変換がパリティ保
存でないために、前述したように直流抑制は保証されない。
【０００６】
本発明の目的は、チャネルワードシーケンスにおける直流抑制が保証され、か
つ、データ担体上に誤りがある場合においても再生時の誤り伝播が回避される、
冒頭の段落に記載の符号化デバイスを得ることである。
つ、データ担体上に誤りがある場合においても再生時の誤り伝播が回避される、
冒頭の段落に記載の符号化デバイスを得ることである。
【０００７】
従って、本発明による第1の実施例において、冒頭の段落に説明されているデ
バイスは、前記nビットのソースワードの少なくともほとんどの前記変換がパリ
ティ保存および／またはパリティ反転であることと、ソースワードの各ブロック
の後にq個の直流制御ソースビットが加えられ、当該直流制御ソースビットがr個
の直流制御チャネルビットに変換されることを特徴とする。本発明による第2実
施例においては、前記デバイスは、前記nビットのソースワードの少なくともほ
とんどの前記変換がパリティ保存および／またはパリティ反転であることと、ソ
ースワードの各ブロックの後にq個の直流制御ソースビットが加えられ、当該直
流制御ソースビットが、次のnビットのソースワードのみと共に、(r+m)ビットの
チャネルワードに変換される（q、rは整数）ことを特徴とする。何れの場合にも
、すべてのソースワードは、それぞれのチャネルワードに対応し、換言すれば、
ソースワードとチャネルワードは、不変的に互いに整列される。この方策によっ
て、誤り伝播が回避される。第2実施例においては、(n+q)ビットのソースワード
から(m+r)ビットのチャネルワードへの変換用の個別のテーブルが提供されるが
、このテーブルは、qビットの直流制御ソースビットからr個の直流制御チャネル
ビットへの変換用の単純なテーブルよりも複雑であるため、第1実施例の方が望
ましい。
バイスは、前記nビットのソースワードの少なくともほとんどの前記変換がパリ
ティ保存および／またはパリティ反転であることと、ソースワードの各ブロック
の後にq個の直流制御ソースビットが加えられ、当該直流制御ソースビットがr個
の直流制御チャネルビットに変換されることを特徴とする。本発明による第2実
施例においては、前記デバイスは、前記nビットのソースワードの少なくともほ
とんどの前記変換がパリティ保存および／またはパリティ反転であることと、ソ
ースワードの各ブロックの後にq個の直流制御ソースビットが加えられ、当該直
流制御ソースビットが、次のnビットのソースワードのみと共に、(r+m)ビットの
チャネルワードに変換される（q、rは整数）ことを特徴とする。何れの場合にも
、すべてのソースワードは、それぞれのチャネルワードに対応し、換言すれば、
ソースワードとチャネルワードは、不変的に互いに整列される。この方策によっ
て、誤り伝播が回避される。第2実施例においては、(n+q)ビットのソースワード
から(m+r)ビットのチャネルワードへの変換用の個別のテーブルが提供されるが
、このテーブルは、qビットの直流制御ソースビットからr個の直流制御チャネル
ビットへの変換用の単純なテーブルよりも複雑であるため、第1実施例の方が望
ましい。
【０００８】
パリティ保存コードそれ自体は、公知であるが、ソースワードからチャネルワ
ードへのパリティ保存変換の代わりに、パリティ反転変換を適用することもでき
る。ソースワード内の「1」の数が偶数であるときに、対応するチャネルワード
内の「1」の数も偶数で、かつ、ソースワード内の「1」の数が奇数であるときに
、対応するチャネルワード内の「1」の数も奇数である場合には、この変換は、
パリティ保存である。ソースワード内の「1」の数が偶数であるときに、対応す
るチャネルワード内の「1」の数が奇数で、かつ、ソースワード内の「1」の数が
奇数であるときに、対応するチャネルワード内の「1」の数が偶数である場合に
は、この変換は、パリティ反転である。何れの場合にも、直流制御ビットを挿入
することにより、パリティは変換される。
ードへのパリティ保存変換の代わりに、パリティ反転変換を適用することもでき
る。ソースワード内の「1」の数が偶数であるときに、対応するチャネルワード
内の「1」の数も偶数で、かつ、ソースワード内の「1」の数が奇数であるときに
、対応するチャネルワード内の「1」の数も奇数である場合には、この変換は、
パリティ保存である。ソースワード内の「1」の数が偶数であるときに、対応す
るチャネルワード内の「1」の数が奇数で、かつ、ソースワード内の「1」の数が
奇数であるときに、対応するチャネルワード内の「1」の数が偶数である場合に
は、この変換は、パリティ反転である。何れの場合にも、直流制御ビットを挿入
することにより、パリティは変換される。
【０００９】
何れの実施例においても、前記変換手段によって供給されるチャネル出力信号
シーケンスは、RLL（ランレングス制限）出力信号を決定するために、プリコー
ダに送ることができる。当該信号は、前記直流制御ビットを導くために制御信号
発生器に供給される。パリティ保存コード用のこのようなフィードバックループ
は、例えば、米国特許第5,477,222号に記載されている。ここでは、p個の連続す
るnビットのソースワードの連続するグループの間にパリティ保存ビットが挿入
されるが、挿入後に得られるチャネルワードはソースワードに対応せず、伝播誤
りが発生しうる。
シーケンスは、RLL（ランレングス制限）出力信号を決定するために、プリコー
ダに送ることができる。当該信号は、前記直流制御ビットを導くために制御信号
発生器に供給される。パリティ保存コード用のこのようなフィードバックループ
は、例えば、米国特許第5,477,222号に記載されている。ここでは、p個の連続す
るnビットのソースワードの連続するグループの間にパリティ保存ビットが挿入
されるが、挿入後に得られるチャネルワードはソースワードに対応せず、伝播誤
りが発生しうる。
【００１０】
ソースワードからチャネルワードへの変換と同様に、直流制御ソースビットか
ら直流制御チャネルビットへの変換においても、直流制御チャネルビットの状態
は、直前のmビットのチャネルワードに応じて、決定される。従って、本発明に
よると、メモリ手段は、各q個の直流制御ソースビットと、各状態番号に対し、r
個の直流制御チャネルビットと、次のmビットのチャネルワードのメモリ位置を
示す対応する状態番号とを、さらに含む。
ら直流制御チャネルビットへの変換においても、直流制御チャネルビットの状態
は、直前のmビットのチャネルワードに応じて、決定される。従って、本発明に
よると、メモリ手段は、各q個の直流制御ソースビットと、各状態番号に対し、r
個の直流制御チャネルビットと、次のmビットのチャネルワードのメモリ位置を
示す対応する状態番号とを、さらに含む。
【００１１】
実際の実施例においては、n=8、m=15、q=1、r=2であり、pは必要な直流抑制に
応じて選択できる。変換比8/15の場合、各ソースバイトは、挿入される直流制御
ビットとは無関係に、メモリ手段内のテーブルの1つの中の15ビットのチャネル
ワードに対応するであろう。
応じて選択できる。変換比8/15の場合、各ソースバイトは、挿入される直流制御
ビットとは無関係に、メモリ手段内のテーブルの1つの中の15ビットのチャネル
ワードに対応するであろう。
【００１２】
この実際の実施例の(d、k)チャネルワードシーケンスにおいて、d=2で、かつ
、例えば、この望ましい実施例においてソースワードが「1」で終わるときには
、直流制御ビットは、常に「00」である。その理由は、次のチャネルワードが「
1」から始まることが出来り、かつ、少なくとも2つの0が2つの「1」の間に存在
しなければならないためである。このことは、制御ビット自体が、パリティ制御
に関して何ら影響しないことを意味する。従って、このケースを含めてこのよう
な場合においてパリティ制御を実現するために、本発明によると、デバイスは、
直前のチャネルワードと直流制御チャネルビットとに応じて、次のソースワード
の奇数個のビットの反転、すなわち、次のソースワードの1または3、5ビットの
反転を行う反転手段を有する。このような反転によって、直流制御チャネルビッ
トのパリティが同じである、直流制御ソースビットから直流制御チャネルビット
への変換が識別される。この場合、次のチャネルワードは、それぞれのソースワ
ードに属する別の符号化状態から選択される。
、例えば、この望ましい実施例においてソースワードが「1」で終わるときには
、直流制御ビットは、常に「00」である。その理由は、次のチャネルワードが「
1」から始まることが出来り、かつ、少なくとも2つの0が2つの「1」の間に存在
しなければならないためである。このことは、制御ビット自体が、パリティ制御
に関して何ら影響しないことを意味する。従って、このケースを含めてこのよう
な場合においてパリティ制御を実現するために、本発明によると、デバイスは、
直前のチャネルワードと直流制御チャネルビットとに応じて、次のソースワード
の奇数個のビットの反転、すなわち、次のソースワードの1または3、5ビットの
反転を行う反転手段を有する。このような反転によって、直流制御チャネルビッ
トのパリティが同じである、直流制御ソースビットから直流制御チャネルビット
への変換が識別される。この場合、次のチャネルワードは、それぞれのソースワ
ードに属する別の符号化状態から選択される。
【００１３】
メモリ手段内のさまざまな符号化状態は、使用されるチャネルワードを複数含
んでいるため、再生時にチャネルワードが参照するソースワードが明確に決定さ
れず、データ担体上の誤りが発生することがある。従って、本発明によると、符
号化状態内のチャネルワードは、実質的に同じソースワードを参照する。
んでいるため、再生時にチャネルワードが参照するソースワードが明確に決定さ
れず、データ担体上の誤りが発生することがある。従って、本発明によると、符
号化状態内のチャネルワードは、実質的に同じソースワードを参照する。
【００１４】
本発明は、前述されているデバイスに適用する符号化テーブルを有するメモリ
手段にも、関する。本発明によると、符号化状態は、パリティ保存の(2,14)シー
ケンス、またはパリティ保存の(2,13)シーケンス、さらには(2,12)シーケンスを
生成するために、15ビットのチャネルワードを含むことができる。ただし、(2,1
2)シーケンスの場合、k-制約はさらに減じられているが、ソースからチャネルへ
の1024の変換のうちの少数しかパリティ保存されないという欠点は受け入れなけ
ればならない。
手段にも、関する。本発明によると、符号化状態は、パリティ保存の(2,14)シー
ケンス、またはパリティ保存の(2,13)シーケンス、さらには(2,12)シーケンスを
生成するために、15ビットのチャネルワードを含むことができる。ただし、(2,1
2)シーケンスの場合、k-制約はさらに減じられているが、ソースからチャネルへ
の1024の変換のうちの少数しかパリティ保存されないという欠点は受け入れなけ
ればならない。
【００１５】
本発明は、前記情報を表す一連のチャネルワードを変調信号に変換するために
、前述されている符号化デバイスと、当該変調信号に対応する情報パターンを記
録担体上に記録するための手段とを有する、情報を記録するためのデバイスにも
関する。この記録デバイスは、特定符号化デバイスを除けば、前述のWO97/09718
/A1（この内容は、本明細書に挿入されているものとする）に記載されているも
のと同じにすることが出来る。
、前述されている符号化デバイスと、当該変調信号に対応する情報パターンを記
録担体上に記録するための手段とを有する、情報を記録するためのデバイスにも
関する。この記録デバイスは、特定符号化デバイスを除けば、前述のWO97/09718
/A1（この内容は、本明細書に挿入されているものとする）に記載されているも
のと同じにすることが出来る。
【００１６】
本発明は、変調信号が記録される記録担体であって、当該信号が、前述されて
いるようにソースワードを符号化することによって得られる一連のチャネルワー
ドを有する、記録担体にも関する。
いるようにソースワードを符号化することによって得られる一連のチャネルワー
ドを有する、記録担体にも関する。
【００１７】
本発明は、チャネルワードをソースワードに復号化するためのデバイスであっ
て、本発明による前記符号化デバイス内の前記メモリ手段と同じ符号化状態を含
むメモリ手段を有する変換手段を有するデバイスにも関する。しかしながら、こ
のデバイスの場合、符号化状態は逆に読み出される。これに関連して、本発明は
、当該記録担体を読み取るための読み取り手段と、前述した復号化デバイスとを
有する、当該記録担体上の情報を再生するデバイスにも関する。
て、本発明による前記符号化デバイス内の前記メモリ手段と同じ符号化状態を含
むメモリ手段を有する変換手段を有するデバイスにも関する。しかしながら、こ
のデバイスの場合、符号化状態は逆に読み出される。これに関連して、本発明は
、当該記録担体を読み取るための読み取り手段と、前述した復号化デバイスとを
有する、当該記録担体上の情報を再生するデバイスにも関する。
【００１８】
本発明のこれらの観点およびその他の観点は、以下に説明されて添付図面に図
解されている実施例を参照しながら明確にされるであろう。
解されている実施例を参照しながら明確にされるであろう。
【００１９】
図1は、WO97/09718/A1に説明されていて、かつ同公報に記載されている記録デ
バイスと復号化／再生デバイスに適用されるデバイスの変型と見なすことができ
る、符号化デバイスを示す。従って、この文書の内容は、本明細書に挿入されて
いるものとみなす必要がある。
バイスと復号化／再生デバイスに適用されるデバイスの変型と見なすことができ
る、符号化デバイスを示す。従って、この文書の内容は、本明細書に挿入されて
いるものとみなす必要がある。
【００２０】
この符号化デバイスは、nビットソースワードを、メモリ2内に異なる符号化状
態で存在しているmビットのチャネルワードに変換するように構成されている変
換手段1を有する。符号化状態は、sビットによって示される。メモリ2の入力信
号は、nビットのソースワードとsビットの符号化状態番号によって形成され、こ
の状態番号は、該当するチャネルワードを見出すことができる現在の符号化状態
を示す。メモリ2の出力信号は、mビットのチャネルワードとsビットの符号化状
態番号によって形成され、この状態番号は、次の符号化状態、すなわち次のソー
スワードに対応する次のチャネルワードを見出すことができる状態を示す。メモ
リ2によって供給される次の状態番号は、バッファユニット3を介して当該メモリ
に送られる。
態で存在しているmビットのチャネルワードに変換するように構成されている変
換手段1を有する。符号化状態は、sビットによって示される。メモリ2の入力信
号は、nビットのソースワードとsビットの符号化状態番号によって形成され、こ
の状態番号は、該当するチャネルワードを見出すことができる現在の符号化状態
を示す。メモリ2の出力信号は、mビットのチャネルワードとsビットの符号化状
態番号によって形成され、この状態番号は、次の符号化状態、すなわち次のソー
スワードに対応する次のチャネルワードを見出すことができる状態を示す。メモ
リ2によって供給される次の状態番号は、バッファユニット3を介して当該メモリ
に送られる。
【００２１】
mビットのチャネルワードが、後述される切替ユニット5を介してパラレル−シ
リアル変換器(P/S) 4に供給される。パラレル−シリアル変換器4からのシリアル
ビット文字列は、この技術分野において周知の1Tプリコーダ6に供給される。1T
プリコーダ6の出力信号は、制御信号発生器7に与えられる。この発生器は、p個
の連続するソースワードの各ブロックの後にq個の直流制御ソースビットを挿入
するために、変換手段1に対し制御信号を生成する。変換器手段1、パラレル−シ
リアル変換器4、1Tプリコーダ6、および制御信号発生器7によって形成される閉
ループは、この技術分野において、例えば、米国特許第5,477,222号などから周
知である。1Tプリコーダによって供給されるデバイスの出力信号は、RLL（ラン
レングス制限）出力信号である。
リアル変換器(P/S) 4に供給される。パラレル−シリアル変換器4からのシリアル
ビット文字列は、この技術分野において周知の1Tプリコーダ6に供給される。1T
プリコーダ6の出力信号は、制御信号発生器7に与えられる。この発生器は、p個
の連続するソースワードの各ブロックの後にq個の直流制御ソースビットを挿入
するために、変換手段1に対し制御信号を生成する。変換器手段1、パラレル−シ
リアル変換器4、1Tプリコーダ6、および制御信号発生器7によって形成される閉
ループは、この技術分野において、例えば、米国特許第5,477,222号などから周
知である。1Tプリコーダによって供給されるデバイスの出力信号は、RLL（ラン
レングス制限）出力信号である。
【００２２】
変換手段1は、q個の直流制御ソースビットを、メモリ2'内に異なる符号化状態
で存在しているr個の直流制御チャネルビットに変換するためのメモリ2'を有す
る。実際には、メモリ2と2'は統合され、1つのメモリ2、2'を形成する。この場
合にも、符号化状態は、sビットによって示される。メモリ2'の入力信号は、q個
の直流制御ソースビットとsビット符号化状態番号とによって形成される。この
状態番号は、該当する直流制御チャネルビットを見出すことができる現在の符号
化状態を示す。メモリ2'の出力信号は、r個の直流制御チャネルビットとsビット
符号化状態番号とによって形成される。この状態番号は、次の符号化状態、すな
わち次のnビットのソースワードに対応する次のmビットのチャネルワードを見出
すことができる状態を示す。メモリ2'によって供給される次の状態番号は、この
場合にも、バッファユニット3を介してメモリ2に送られる。
で存在しているr個の直流制御チャネルビットに変換するためのメモリ2'を有す
る。実際には、メモリ2と2'は統合され、1つのメモリ2、2'を形成する。この場
合にも、符号化状態は、sビットによって示される。メモリ2'の入力信号は、q個
の直流制御ソースビットとsビット符号化状態番号とによって形成される。この
状態番号は、該当する直流制御チャネルビットを見出すことができる現在の符号
化状態を示す。メモリ2'の出力信号は、r個の直流制御チャネルビットとsビット
符号化状態番号とによって形成される。この状態番号は、次の符号化状態、すな
わち次のnビットのソースワードに対応する次のmビットのチャネルワードを見出
すことができる状態を示す。メモリ2'によって供給される次の状態番号は、この
場合にも、バッファユニット3を介してメモリ2に送られる。
【００２３】
バッファユニット3は、第1および第2遅延素子8、9と、メモリ2からの次のs状
態番号ビット、またはメモリ2'からの次のs状態番号ビットのいずれかを通過さ
せるための切替手段10とを有する。切替手段10と切替手段5は、デバイスのタイ
ミングユニット（図示されていない）によって制御される。
態番号ビット、またはメモリ2'からの次のs状態番号ビットのいずれかを通過さ
せるための切替手段10とを有する。切替手段10と切替手段5は、デバイスのタイ
ミングユニット（図示されていない）によって制御される。
【００２４】
以下に、本発明の1つの例を詳細に説明する。この例においては、4つの(p=4)
連続する8ビットの(n=8)ソースワードが、15ビットの(n=15)チャネルワードに変
換されるたびに、1つの(q=1)直流制御ソースビットが2つの(r=2)直流制御チャネ
ルビットに変換される。ここで、メモリ2は、各ソースワードに対して、2ビット
(s=2)の状態番号1、または2、3、4によって示される、状態テーブルの中に配列
された4つの可能なチャネルワードを含む。メモリ2においてソースワードがチャ
ネルワードに変換されるとき、次の変換の状態番号も読み出され、遅延素子8と
切替手段10を介して、変換クロック遅延を伴ってメモリ2の入力バスに供給され
、その結果、次の変換のチャネルワードが決定される。切替手段10は、図1の位
置Aにある。メモリ2からのチャネルワードは、位置Aにある切替手段5を介してシ
リアルビット文字列に変換される。このプロセスが4回繰り返される、従って4つ
の連続するソースワードの変換後、得られた連続するチャネルワードのビット文
字列から、1Tプリコーダ6と制御信号発生器7を介して、直流制御ソースビット「
0」または「1」が生成され、メモリ2'に供給される。メモリ内の直流制御チャネ
ルビットも状態番号に依存するため、最後のチャネルワードと共に読み出された
状態番号は、直流制御ビット変換の状態を示す。従って、メモリ2からの直流制
御チャネルビットは、遅延素子8と、位置Bにある切替手段10とを介してメモリ2'
にも供給される。直流制御ソースビットと各状態番号に基づいて、直流制御チャ
ネルビットと、次のソースワード変換の状態番号とが読み出される。後者の状態
番号は、変換クロック遅延を導入する遅延素子9と、位置Bにある切替手段10とを
介して、再びメモリ2に供給される。直流制御チャネルビットは、位置Bにある切
替手段5を介して、パラレル−シリアル変換器4に供給される。次に、再び、4つ
の連続するソースワードが、4つの対応するチャネルワードに変換され、その後
、再び、直流制御ソースワードが直流制御チャネルワードに変換される。この結
果、ソースワードは、対応するチャネルビットと常に境界が揃うことになるので
、担体上にチャネルワードを記録する間、または当該担体から再生する間に誤り
が発生しても、この誤りは、再生時にチャネルワードからソースワードへの変換
の後に得られたソースワードのみに限定され、再生される他のソースに伝播され
ることはない。
連続する8ビットの(n=8)ソースワードが、15ビットの(n=15)チャネルワードに変
換されるたびに、1つの(q=1)直流制御ソースビットが2つの(r=2)直流制御チャネ
ルビットに変換される。ここで、メモリ2は、各ソースワードに対して、2ビット
(s=2)の状態番号1、または2、3、4によって示される、状態テーブルの中に配列
された4つの可能なチャネルワードを含む。メモリ2においてソースワードがチャ
ネルワードに変換されるとき、次の変換の状態番号も読み出され、遅延素子8と
切替手段10を介して、変換クロック遅延を伴ってメモリ2の入力バスに供給され
、その結果、次の変換のチャネルワードが決定される。切替手段10は、図1の位
置Aにある。メモリ2からのチャネルワードは、位置Aにある切替手段5を介してシ
リアルビット文字列に変換される。このプロセスが4回繰り返される、従って4つ
の連続するソースワードの変換後、得られた連続するチャネルワードのビット文
字列から、1Tプリコーダ6と制御信号発生器7を介して、直流制御ソースビット「
0」または「1」が生成され、メモリ2'に供給される。メモリ内の直流制御チャネ
ルビットも状態番号に依存するため、最後のチャネルワードと共に読み出された
状態番号は、直流制御ビット変換の状態を示す。従って、メモリ2からの直流制
御チャネルビットは、遅延素子8と、位置Bにある切替手段10とを介してメモリ2'
にも供給される。直流制御ソースビットと各状態番号に基づいて、直流制御チャ
ネルビットと、次のソースワード変換の状態番号とが読み出される。後者の状態
番号は、変換クロック遅延を導入する遅延素子9と、位置Bにある切替手段10とを
介して、再びメモリ2に供給される。直流制御チャネルビットは、位置Bにある切
替手段5を介して、パラレル−シリアル変換器4に供給される。次に、再び、4つ
の連続するソースワードが、4つの対応するチャネルワードに変換され、その後
、再び、直流制御ソースワードが直流制御チャネルワードに変換される。この結
果、ソースワードは、対応するチャネルビットと常に境界が揃うことになるので
、担体上にチャネルワードを記録する間、または当該担体から再生する間に誤り
が発生しても、この誤りは、再生時にチャネルワードからソースワードへの変換
の後に得られたソースワードのみに限定され、再生される他のソースに伝播され
ることはない。
【００２５】
メモリ2'に登録されている直流制御ビット変換の例が、図2に示されている。
チャネルワードが「1」で終わるとき、次の状態は状態1である。直流制御チャネ
ルビットは、この状態と直流制御ソースビット「0」または「1」に応じて決定さ
れるが、d=2の(d,k)シーケンス制約においては、1の後に少なくとも2つの0が必
要とされるため、どちらの場合にも直流制御チャネルビットは「00」になる。直
流制御ソースビットに応じて、次の状態（図2における2または3）が読み出され
る。どちらの場合においても、直流制御チャネルビットにおけるパリティに違い
がないため、このようなパリティの違いを別の方法で作り出す必要がある。直流
制御ソースビットが「0」または「1」である各状況の間でパリティの違いを作り
出すため、本発明によると、ソースビットの奇数個のビット、望ましくは次のソ
ースワードの1ビットのみを変換する反転手段11が設けられている。反転手段11
に対するビット反転制御信号は、状態1である直流制御ソースビット「1」に応答
して、メモリ2'によって供給される。チャネルワードが2〜8個の0で終わるとき
は、直流制御チャネルビットは状態2または3の中に見出すことができる。これら
の各状態において、直流制御チャネルビットは、直流制御ソースビットに応じて
異なるパリティを有する。従って、どのソースビットも反転されない。チャネル
ワードが「10」で終わるときには、直流制御チャネルビットは、状態4の中に見
出すことができる。d=2制約の観点から必ずしも必要ではないが、この例の場合
、直流制御チャネルビットは、直流制御ソースビットの値に関係なく「00」であ
り、一方、その次の変換は、それぞれ、状態2、状態3に見出す必要がある。この
場合にも、直流制御ソースビットが「0」と「1」である各状況間での違いは、後
者、すなわち、直流制御ソースビットが「1」である場合、次のソースワードの
ビットを反転するビット反転制御信号を生成することによって、作り出すことが
できる。チャネルワードが9、または10、11個の0で終わるときにも、直流制御チ
ャネルビットは、状態4の中に見出すことができる。この場合、直流制御チャネ
ルビットは、直流制御ソースビットに関係なく、それぞれ、「01」、「10」であ
り、一方、次の変換は、それぞれ、状態1、状態4に見出す必要がある。後者の直
流制御チャネルビットは同じパリティを有するため、この場合にも、直流制御ソ
ースビットが「0」、「1」である各状況の間での違いは、後者、すなわち直流制
御ソースビットが「1」である場合、次のソースワードのビットを反転するビッ
ト反転制御信号を生成することによって作り出すことができる。(d,k)コードの
パリティ保存特性によって、再生時に出力ビットストリームの符号反転が生じる
であろう。しかしながら、直流制御チャネルビットと最後の状態番号の組み合わ
せが一意であるため、このことは容易に訂正することができる。
チャネルワードが「1」で終わるとき、次の状態は状態1である。直流制御チャネ
ルビットは、この状態と直流制御ソースビット「0」または「1」に応じて決定さ
れるが、d=2の(d,k)シーケンス制約においては、1の後に少なくとも2つの0が必
要とされるため、どちらの場合にも直流制御チャネルビットは「00」になる。直
流制御ソースビットに応じて、次の状態（図2における2または3）が読み出され
る。どちらの場合においても、直流制御チャネルビットにおけるパリティに違い
がないため、このようなパリティの違いを別の方法で作り出す必要がある。直流
制御ソースビットが「0」または「1」である各状況の間でパリティの違いを作り
出すため、本発明によると、ソースビットの奇数個のビット、望ましくは次のソ
ースワードの1ビットのみを変換する反転手段11が設けられている。反転手段11
に対するビット反転制御信号は、状態1である直流制御ソースビット「1」に応答
して、メモリ2'によって供給される。チャネルワードが2〜8個の0で終わるとき
は、直流制御チャネルビットは状態2または3の中に見出すことができる。これら
の各状態において、直流制御チャネルビットは、直流制御ソースビットに応じて
異なるパリティを有する。従って、どのソースビットも反転されない。チャネル
ワードが「10」で終わるときには、直流制御チャネルビットは、状態4の中に見
出すことができる。d=2制約の観点から必ずしも必要ではないが、この例の場合
、直流制御チャネルビットは、直流制御ソースビットの値に関係なく「00」であ
り、一方、その次の変換は、それぞれ、状態2、状態3に見出す必要がある。この
場合にも、直流制御ソースビットが「0」と「1」である各状況間での違いは、後
者、すなわち、直流制御ソースビットが「1」である場合、次のソースワードの
ビットを反転するビット反転制御信号を生成することによって、作り出すことが
できる。チャネルワードが9、または10、11個の0で終わるときにも、直流制御チ
ャネルビットは、状態4の中に見出すことができる。この場合、直流制御チャネ
ルビットは、直流制御ソースビットに関係なく、それぞれ、「01」、「10」であ
り、一方、次の変換は、それぞれ、状態1、状態4に見出す必要がある。後者の直
流制御チャネルビットは同じパリティを有するため、この場合にも、直流制御ソ
ースビットが「0」、「1」である各状況の間での違いは、後者、すなわち直流制
御ソースビットが「1」である場合、次のソースワードのビットを反転するビッ
ト反転制御信号を生成することによって作り出すことができる。(d,k)コードの
パリティ保存特性によって、再生時に出力ビットストリームの符号反転が生じる
であろう。しかしながら、直流制御チャネルビットと最後の状態番号の組み合わ
せが一意であるため、このことは容易に訂正することができる。
【００２６】
ソースワードとチャネルワードのこの境界合せは、いくつかの(d,k)コードに
適用できる。上記のビットシーケンスにおいては、d=2である。WO97/09718/A1か
ら、(2,14)ビットシーケンスが公知であるが、パリティ保存が保証されない。本
発明を適用することによって、ソースワードとチャネルワードの境界合せとの組
み合わせにおいて、パリティ保存を保証することが可能である。このようなコー
ドの例は、(2,14)パリティ保存コードを示す図3A-3Hに示されている。k制約を可
能な限り制限し、かつ何度も使用されるチャネルワードが同じソースワードを可
能な限り多く参照する状態テーブルを実現することは有利であるため、(2,13)パ
リティ保存コードが見出された。このコードは、図4A-4Hに示されている。同じ
チャネルワードが異なったソースワードを参照していて、かつ状態番号の指示に
誤りが発生すると、再生時に、間違ったソースワードと、場合によっては、チャ
ネルワードからソースワードへの次の変換のための間違った状態番号とが取得さ
れる。この結果、別のタイプの誤り伝播が発生する。上記(2,13)コードにおいて
は、これらの誤りは大幅に低減されている。さらに、ソースからチャネルへの10
24の変換のほとんどがパリティ保存である、(2,12)コードも見出された。このよ
うなコードは、図5A-5Hに示されている。このコードの場合、パリティ保存でな
いのは、4x28のうちのわずか10に過ぎない。
適用できる。上記のビットシーケンスにおいては、d=2である。WO97/09718/A1か
ら、(2,14)ビットシーケンスが公知であるが、パリティ保存が保証されない。本
発明を適用することによって、ソースワードとチャネルワードの境界合せとの組
み合わせにおいて、パリティ保存を保証することが可能である。このようなコー
ドの例は、(2,14)パリティ保存コードを示す図3A-3Hに示されている。k制約を可
能な限り制限し、かつ何度も使用されるチャネルワードが同じソースワードを可
能な限り多く参照する状態テーブルを実現することは有利であるため、(2,13)パ
リティ保存コードが見出された。このコードは、図4A-4Hに示されている。同じ
チャネルワードが異なったソースワードを参照していて、かつ状態番号の指示に
誤りが発生すると、再生時に、間違ったソースワードと、場合によっては、チャ
ネルワードからソースワードへの次の変換のための間違った状態番号とが取得さ
れる。この結果、別のタイプの誤り伝播が発生する。上記(2,13)コードにおいて
は、これらの誤りは大幅に低減されている。さらに、ソースからチャネルへの10
24の変換のほとんどがパリティ保存である、(2,12)コードも見出された。このよ
うなコードは、図5A-5Hに示されている。このコードの場合、パリティ保存でな
いのは、4x28のうちのわずか10に過ぎない。
【図１】 本発明による符号化デバイスを線図的に示す。
【図２】 直流制御ソースビットから直流制御チャネルビットへの変換テーブ
ルを示す。
ルを示す。
【図３Ａ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｂ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｃ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｄ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｅ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｆ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｇ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図３Ｈ】 (2,14)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ａ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｂ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｃ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｄ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｅ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｆ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｇ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図４Ｈ】 (2,13)パリティ保存チャネル信号シーケンスのための符号化状態
を示す。
を示す。
【図５Ａ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｂ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｃ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｄ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｅ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｆ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｇ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
【図５Ｈ】 ソースワードからチャネルワードへの変換のほとんどがパリティ
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
保存である、(2,12)チャネル信号シーケンスのための符号化状態を示す。
1 変換手段
2 メモリ
2' メモリ
3 バッファユニット
4 パラレル−シリアル変換器(P/S)
5 切替ユニット
6 1Tプリコーダ
7 制御信号発生器
8 第1遅延素子
9 第2遅延素子
10 切替手段
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 カウルマン ジョセファス エー エッチ
エム
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
(72)発明者 シュアマ イミンク コルネリス エー
オランダ国 5656 アー アー アインド
ーフェン プロフホルストラーン ６
Ｆターム(参考） 5D044 GL01 GL20 GL21 GL22 GL29
(54)【発明の名称】 バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号のデータビットの
ストリームに符号化するデバイス、メモリ手段、情報を記録するデバイス、記録担体、符号化す
るデバイス、および再生するデバイス
【要約の続き】
れ、このソースビットは、次のソースワードの変換に関
係なく、r個の直流チャネルビットに変換される。
Claims (14)
- 【請求項１】 バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号
のデータビットのストリームに符号化するデバイスであって、前記ソース信号の
前記ビットストリームがnビットのソースワードに分割されていて、当該デバイ
スが、p個の連続するnビットのソースワードのブロックをp個の連続するmビット
のチャネルワードの対応するブロックに変換するように適合化された変換手段を
有し（p、n、mは整数で、かつm>n≧1）、前記変換手段が、nビットの各ソースワ
ードについて、符号化状態に配列された多数のmビットのチャネルワードと、次
のmビットのチャネルワードの前記符号化状態を示す対応する状態番号とを含む
メモリ手段を有する、デバイスにおいて、 前記nビットのソースワードの少なくともほとんどの前記変換が、パリティ保
存および／またはパリティ反転であり、かつソースワードの各ブロックの後にq
個の直流制御ソースビットが加えられていて、当該直流制御ソースビットが、次
のソースワードの前記変換に関係なく、r個の直流制御チャネルビットに変換さ
れる（q、rは整数）ことを特徴とするデバイス。 - 【請求項２】 バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号
のデータビットのストリームに符号化するデバイスであって、前記ソース信号の
前記ビットストリームがnビットのソースワードに分割されていて、当該デバイ
スが、p個の連続するnビットのソースワードのブロックをp個の連続するmビット
のチャネルワードの対応するブロックに変換するために適合化された変換手段を
有し（p、n、mは整数であり、かつm>≧1）、前記変換手段が、nビットの各ソー
スワードについて、符号化状態に配列された多数のmビットのチャネルワードと
、次のmビットのチャネルワードの前記符号化状態を示す対応する状態番号とを
含むメモリ手段を有する、デバイスにおいて、 前記nビットのソースワードの少なくともほとんどの前記変換が、パリティ保
存および／またはパリティ反転であり、かつソースワードの各ブロックの後にq
個の直流制御ソースビットが加えられていて、次のnビットのソースワードのみ
を有する当該直流制御ソースビットが、（r+m）ビットのチャネルワードに変換
される（q、rは整数）ことを特徴とするデバイス。 - 【請求項３】 RLL（ランレングス制限）出力信号を決定するため、前記変換手段によって供
給される前記チャネル出力信号シーケンスがプリコーダに送られ、当該信号が、
前記直流制御ビットを導くために制御信号発生器に供給されることを特徴とする
、請求項1または2のデバイス。 - 【請求項４】 前記メモリ手段が、各q個の直流制御ソースビットと各状態番号に対して、r個
の直流制御チャネルビットと、次のmビットのチャネルワードの前記メモリ位置
を示す対応する状態番号とをさらに含むことを特徴とする、請求項1〜3のいずれ
かのデバイス。 - 【請求項５】 n=8、m=15、q=1およびr=2であり、pが、前記必要な直流抑制に応じて選択され
ることを特徴とする、請求項1〜4のいずれかのデバイス。 - 【請求項６】 前記デバイスが、直前のチャネルワードと、当該直前のチャネルワードと共に
読み出された前記状態番号と、前記直流制御チャネルビットとに応じて、次のソ
ースワードの奇数個のビットを反転させることができる反転手段を有することを
特徴とする、請求項1〜5のいずれかのデバイス。 - 【請求項７】 前記符号化状態内の複数回使用されるチャネルワードが、実質的に同じソース
ワードを参照することを特徴とする、請求項1〜6のいずれかのデバイス。 - 【請求項８】 請求項1〜7のいずれかのデバイスに適用される符号化状態を有するメモリ手段
において、パリティ保存の(2,14)シーケンスにおける15ビットのチャネルワード
を特徴とするメモリ手段。 - 【請求項９】 請求項1〜8のいずれかのデバイスに適用される符号化状態を有するメモリ手段
において、パリティ保存の(2,13)シーケンスにおける15ビットのチャネルワード
を特徴とするメモリ手段。 - 【請求項１０】 請求項1〜9のいずれかのデバイスに適用するための符号化状態を有するメモリ
手段において、パリティ保存の(2,12)シーケンスにおける15ビットのチャネルワ
ードと、ソースからチャネルへの1024の前記変換のほとんどがパリティ保存であ
ることとを特徴とするメモリ手段。 - 【請求項１１】 情報を記録するデバイスであって、当該デバイスが、前記情報を表す一連のチ
ャネルワードを変調信号に変換する、請求項1〜7のいずれかによる符号化デバイ
スと、当該変調信号に対応する情報パターンを記録担体上に記録する手段とを有
するデバイス。 - 【請求項１２】 変調信号が記録される記録担体であって、当該信号が、請求項1〜7のいずれか
によってソースワードを符号化することによって得られる一連のチャネルワード
を有する記録担体。 - 【請求項１３】 チャネルワードをソースワードに復号化するデバイスであって、請求項1また
は2における前記メモリ手段と同じ符号化状態を含むメモリ手段を有する変換手
段を有し、当該符号化状態が逆に読み出されるデバイス。 - 【請求項１４】 再生するためのデバイスであって、請求項12による記録担体を読み取るための
読み取り手段と、請求項13による復号化デバイスとを有するデバイス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00201952.9 | 2000-06-02 | ||
| EP00201952 | 2000-06-02 | ||
| PCT/EP2001/005505 WO2001095495A1 (en) | 2000-06-02 | 2001-05-11 | Device for encoding a stream of databits of a binary source signal into a stream of databits of a binary channel signal, memory means, device for recording information, record carrier, device for coding and device for playing back |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003536315A true JP2003536315A (ja) | 2003-12-02 |
Family
ID=8171592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002502918A Withdrawn JP2003536315A (ja) | 2000-06-02 | 2001-05-11 | バイナリのソース信号のデータビットのストリームをバイナリのチャネル信号のデータビットのストリームに符号化するデバイス、メモリ手段、情報を記録するデバイス、記録担体、符号化するデバイス、および再生するデバイス |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6545615B2 (ja) |
| EP (1) | EP1290801A1 (ja) |
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