KR20010041154A - 엔-비트 소스어를 대응하는 엠-비트 채널어로 인코딩하고, 엠-비트 채널어를 대응하는 엔-비트 소스어로 디코딩하는 장치 - Google Patents

엔-비트 소스어를 대응하는 엠-비트 채널어로 인코딩하고, 엠-비트 채널어를 대응하는 엔-비트 소스어로 디코딩하는 장치 Download PDF

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KR20010041154A
KR20010041154A KR1020007009204A KR20007009204A KR20010041154A KR 20010041154 A KR20010041154 A KR 20010041154A KR 1020007009204 A KR1020007009204 A KR 1020007009204A KR 20007009204 A KR20007009204 A KR 20007009204A KR 20010041154 A KR20010041154 A KR 20010041154A
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코에네빌렘엠.제이.
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

이진 소스신호(S)의 복수의 데이터 비트로 구성된 스트림을 이진 채널신호(C)의 복수의 데이터 비트로 구성된 스트림으로 인코딩하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어(X1, X2)로 분할되고, 쟈코비 형태의 변환에 따라 상기 복수의 n-비트 소스어를 대응하는 복수의 m-비트 채널어(Y1, Y2, Y3)로 변환하도록 구성된 변환수단(CM)을 구비하고, 이때, m과 n은 m＞n인 정수인 인코딩 장치가 개시된다. 이 장치는, 소스-채널 변환에 있어서 선택의 자유를 도입함으로써 상기 이진 채널신호에 대해 DC-제어를 수행하는 제어수단(10)을 더 구비한다. 더구나, 인코딩 장치를 사용하여 얻어진 채널신호를 디코딩하는 디코딩 장치가 개시된다.

Description

엔-비트 소스어를 대응하는 엠-비트 채널어로 인코딩하고, 엠-비트 채널어를 대응하는 엔-비트 소스어로 디코딩하는 장치{DEVICE FOR ENCODING N-BIT SOURCE WORDS INTO CORRESPONDING M-BIT CHANNEL WORDS AND DECODING M-BIT CHANNEL WORDS INTO CORRESPONDING N-BIT SOURCE WORDS}
본 발명은, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어로 분할되고, 자코비(Jacoby) 형태의 변환에 따라 상기 복수의 n-비트 소스어를 대응하는 복수의 m-비트 채널어로 변환하도록 구성된 변환수단을 구비하고, 이때, m과 n은 m＞n인 정수인 인코딩 장치에 관한 것이다.
또한, 본 발명은, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 변환하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어로 분할되고, 상기 소스어가 쟈코비 형태의 변환에 따라 대응하는 m-비트 채널어로 변환되며, 이때, m과 n은 m＞n인 정수인 인코딩 방법에 관한 것이다.
더구나, 본 발명은, 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 소스신호로부터 변환된 복수의 데이터 비트로 구성된 스트림을 포함하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어를 포함하고, 채널신호가 복수의 m-비트 채널어를 포함하며, 상기 복수의 m-비트 채널어의 각각의 채널어가 쟈코비 형태의 변환에 따라 상기 복수의 n-비트 소스어 중에서 한 개에 대응하고, 이때, m과 n은 m＞n인 정수인 이진 채널신호에 관한 것이다.
또한, 본 발명은, 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 소스신호로부터 변환된 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 채널신호를 포함하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어를 포함하고, 채널신호가 복수의 m-비트 채널어를 포함하며, 상기 복수의 m-비트 채널어의 각각의 채널어가 쟈코비 형태의 변환에 따라 상기 복수의 n-비트 소스어 중에서 한 개에 대응하고, 이때, m과 n은 m＞n인 정수인 기록매체에 관한 것이다.
더구나, 본 발명은, 이진 채널신호의 복수의 데이터 비트로 구성된 스트림을 이진 소스신호의 복수의 데이터 비트로 구성된 스트림으로 디코딩하되, 채널신호의 복수의 데이터 비트로 구성된 스트림이 복수의 m-비트 채널어로 분할되고, 패리티 쟈코비 형태의 역변환에 따라 상기 복수의 m-비트 채널어를 대응하는 복수의 n-비트 소스어로 역변환하도록 구성된 역변환수단을 구비하고, 이때, m과 n은 m＞n인 정수인 디코딩 장치에 관한 것이다.
서두에 기재된 것과 같은 인코딩 장치와 디코딩 장치는 USP 4,337,458호(쟈코비 채널 코드)로부터 공지되어 있다. 이 문헌에는, 이진 소스신호의 복수의 데이터 비트로 구성된 스트림을 (1, 7) 런길이 제약을 만족하는 이진 채널신호의 복수의 데이터 비트로 구성된 스트림으로 인코딩하는 장치에 대해 개시되어 있다. 이것은, 채널신호의 직렬 데이터 스트림 내부에, 채널신호에 있는 2개의 연속적인 "1들" 사이에 최소 한 개의 "0"과 최대 7개의 "0"이 존재한다는 것을 의미한다. 이와 관련하여, 통상적으로, 추가적인 프리코딩 단계가 (1, 7) 제약을 받는 시퀀스에 적용되어, 2의 최소 런길이와 8의 최대 런길이를 갖는 런길이 제한을 받는 시퀀스를 생성한다는 점에 주목하기 바란다.
쟈코비 채널 코드는 그 자체가 전혀 DC-제어를 허용하지 않는다. 소스 비트로부터 채널 비트로의 모든 변환은 명백하다. DC-제어는, 제로값의 주파수 근처에서 채널 비트 스트림의 전력의 감소를 함축한다. DC에 있는 스펙트럼 노치(spectral notch)는, 검출된 신호로부터 임계 레벨의 검색을 허용하는데, 이것은 PLL을 사용하여 타이밍 복원을 위해 필수적이다.
결국, 본 발명의 목적은, 쟈코비 형태의 변환에 따라 복수의 n-비트 소스어를 대응하는 복수의 m-비트 채널오로 인코딩하여, DC-제어가 이루어질 수 있도록 하는 개량된 장치를 제공함에 있다.
본 발명에 따른 인코딩 장치는, 상기 장치가, 소스-채널 변환에 있어서 선택의 자유를 도입함으로써 상기 이진 채널신호에 대해 DC-제어를 수행하는 제어수단을 더 구비한 것을 특징으로 한다.
본 발명은, 소스-채널 변환에 적절한 선택의 자유를 도입함으로써 DC-제어가 가능하게 된다는 착상에 근거를 두고 있다. 따라서, 일부의 소정의 소스-채널 변환에 대한 선택에 있어서 2가지 선택사항이 발생한다. 이와 같은 두가지 선택사항은, NRZI-표시에 있어서 복수의 데이터 비트의 채널 스트림 내부에 한 개의 추가적인 '1'에서 있어서 차이가 나므로, 차이값이 복수의 데이터 비트로 구성된 채널 스트림에 있어서 한 개의 추가적인 전이에 해당하며, 이것은 추가적인 전이 후에 복수의 피트-비트를 복수의 랜드 비트(또는, 상변환 기록의 경우에는 복수의 마크와 비마크(non-marks))로 변환하는 효과와 이것의 역효과를 갖는다. 이와 같은 추가적인 전이로 인해, 소위 실행 디지탈 합계(running-digital sum: RDS)값이 특정한 경계값 내로 유지될 수 있는데, 이것은 DC에서 스펙트럼 노치를 발생하기 위한 충분조건에 해당한다. 이와 같은 종류의 DC-제어는 확률적(stochastic) DC-제어로 불린다. RDS는, 이것이 복수의 데이터 비트로 구성된 채널 스트림에 있는 전체의 피트와 랜드 길이 사이의 차이로 정의되기 때문에, 저주파 콘텐트의 측정값을 제공한다.
예를 들어, USP 5,477,222호(PHN 14448)에 기재된 패리티 보존 채널 코드에 있어서는, DC-제어가 특정한 경계값 이내로 RDS를 제한함으로써 수행도기도 한다. 패리티 보존 원리와의 주된 차이점은, 후자가 RDS 값을 제어하기 위한 채널 인코딩 동작 이전에 추가적인 비트, 소위 패리티 보존 비트를 필요로 한다는 것이다. 본 발명에 있어서는, RDS 값의 제어를 허용하는 복수의 비트가 이중의 선택사항을 갖는 소스-채널 변환에 암시적으로 존재하기 때문에, 추가적인 비트가 필요하지 않다. 채널 비트 스트림에 있는 DC-제어 점의 발생의 빈도는 소스 비트 스트림의 실제 콘텐트에 의존하는데, 이것은 본 발명에 있어서의 DC-제어의 형태가 확률적 특성을 갖도록 한다. 본 발명은, 기로개체의 용량이 확대될 수 있다는 이점을 갖는다.
본 발명에 따른 인코딩 장치는, 상기 장치가 추가적인 DC-제어를 수행하는 비트가산수단을 더 구비한 것을 특징으로 한다.
본 발명에 따른 인코딩 장치는, 추가적인 DC-제어를 실현하기 위해 복수의 병합 비트가 직렬 채널 비트 스트림에 있는 매 q 비트 다음에 삽입되는 인코딩 장치에 포함되는 것이 적합하다. 이것은, 이전에 도입된 확률적 DC-제어가 불충분한 것으로 생각되는 경우에 적합하다.
비트가산수단의 목적은, 채널 비트 스트림에 복수의 비트를 가산하여, 제로값의 주파수 근처에서 채널 비트 스트림의 전력이 더우 감소되는 프리코더 출력신호를 얻어, DC-제러를 향상시키기 위한 것이다. 채널 비트 스트림 내부에 존재하는 가산된 비트는 보통 병합 비트로 불린다. 프리코더 출력신호는 기록매체 상에 기록된다. 연속적인 코드어에 대한 n-비트 코드어의 가산은, RDS 기여도의 부호의 변화를 일으킨다.
본 발명에 따른 방법은, 상기한 방법이 소스-채널 변환에 선택의 자유를 도입함으로써 이진 채널신호에 대해 DC-제어를 더 수행하는 것을 특징으로 한다.
본 발명에 따른 신호는, 상기 이진 채널신호에 있어서, p개의 연속적인 n-비트 소스어로 구성된 동일한 블록으로부터 변환된 p개의 연속적인 m-비트 채널어로 구성된 한쌍의 블록이 존재하며, 이 쌍의 복수의 블록은 상기 복수의 블록 내부의 한개의 비트 위치에 있는 비트값에 있어서 서로 다르고, 이때, p는 1보다 큰 정수인 것을 특징으로 한다.
본 발명에 따른 기록매체는, 상기 이진 채널신호에 있어서, p개의 연속적인 n-비트 소스어로 구성된 동일한 블록으로부터 변환된 p개의 연속적인 m-비트 채널어로 구성된 한쌍의 블록이 존재하며, 이 쌍의 복수의 블록은 상기 복수의 블록 내부의 한개의 비트 위치에 있는 비트값에 있어서 서로 다르고, 이때, p는 1보다 큰 정수인 것을 특징으로 한다.
본 발명에 따른 디코딩 장치는, 상기 역변환수단은 p개의 연속적인 m-비트 채널어로 구성된 복수 쌍의 블록을 포함하는 채널 시퀀스를 p개의 연속적인 n-비트 소스어로 구성된 동일한 복수의 블록으로 역변환하도록 더 구성되고, p개의 연속적인 m-비트 채널어의 복수 쌍의 블록은 상기 복수의 블록 내부의 한 개의 비트 위치에 있는 비트값에 있어서 서로 다르며, 이때, p는 1보다 큰 정수인 것을 특징으로 한다.
이와 같은 장치를 사용하면, 복수의 데이터 비트로 구성된 스트림을 포함하는 본 발명에 따른 이진 테이터 신호가 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 소스신호로 역변환될 수 있다.
이하, 다음의 첨부도면을 참조하여 설명한다:
도 1은 인코딩 장치의 제 1 실시예이고,
도 2는 인코딩 장치의 제 2 실시예이며,
도 3은 채널 비트 스트림 내부에 복수의 병합 비트를 삽입함으로써 RDS의 값이 제어될 수 있는 방법의 일례를 나타낸 것이고,
도 4는 직렬 채널신호를 프리코딩하고 프리코딩된 신호를 기록매체 상에 기록하는 장치를 나타낸 것이며,
도 5는 디코딩 장치의 제 1 실시예이고,
도 6은 디코딩 장치의 제 2 실시예이다.
도 1은 2-비트 소스어를 3-비트 채널어로 변환할 수 있는 인코딩 장치를 나타낸 것이다. 이 장치는, 이진 소스신호 S의 복수의 데이터 비트로 구성된 스트림을 수신하는 입력 단자(1)를 갖는다. 이 단자(1)는 본 실시예에 있어서는 6개의 셀 X1내지 X6을 갖는 시프트 레지스터(2)의 입력에 접속되어, 소스신호 S의 6개의 연속적인 소스 비트를 수신한다. 시프트 레지스터(2)는 직렬-병렬 변환기로서의 기능을 수행한다. 이들 셀의 출력은 논리회로 LC의 대응하는 입력 i1내지 i6에 각각 접속되어, 복수의 셀 내부에 존재하는 소스 비트의 논리값(x1.....,x6)을 공급한다. 논리회로 LC는 변환수단 CM의 일부분을 형성한다.
이 장치는, 9개의 셀 Y1내지 Y9를 갖는 제 2 시프트 레지스터(4)를 더 구비한다. 논리회로 LC는 9개의 출력 o1내지 o9를 갖는다. 논리회로의 이들 출력은 시프트 레지스터(4)의 9개의 셀 Y1내지 Y9의 대응하는 입력에 각각 접속된다. 시프트 레지스터(4)의 출력(6)은 출력 단자(8)에 접속된다. 시프트 레지스터(4)는 병렬-직렬 변환기로서 기능하여, 이진 채널신호 C를 얻는다.
더구나, 소스신호 S의 직렬 데이터 스트림에 있는 특수한 시퀀스를 검출하기 위해 검출부(10)가 존재한다. 이를 위해, 시프트 레지스터(2)의 6개의 셀 X1내지 X6의 출력은 검출부(10)의 도면부호 12로 나타낸 대응하는 입력에 접속된다. 본 실시예에 있어서, 검출부(10)는 제 1 및 제 2 제어신호를 각각 발생하기 위한 O1및 O2로 나타낸 2개의 출력을 갖는다. 이들 출력은 논리회로 LC의 대응하는 제어신호 입력 c1및 c2에 각각 접속된다.
논리회로 LC는 그것의 입력 c1및 c2에 인가된 제어신호에 응답하여 다음과 같이 동작한다. 논리회로 LC는 2-비트 소스어 SW를 3-비트 채널어로 변환할 수 있다. 일례로서, 변환수단 LC는 다음의 표 1에 따라 2-비트 소스어 SW를 3-비트 채널어 CW로 변환하도록 구성된다.
소스어 채널어
0 101
1 100
10 1
11 0
이때, 소스어에 있는 첫 번째 비트가 먼저 시프트 레지스터(2)로 인가되고, 채널어에 있는 첫 번째 비트가 시프트 레지스터(4)의 출력(6)으로부터 먼저 공급된다는 점에 주목하기 바란다.
더구나, 논리회로 LC는 셀 X1, X2에 기억된 2-비트 소스어를 3-비트 채널어로 변환하고, 제어신호 입력 c1및 c2에 있는 제어신호의 부재에 응답하여, 이들 채널어를 시프트 레지스터(4)의 셀 Y1, Y2, Y3내부에 기억한다. 이와 같은 방식으로의 각각의 변환 후에는, 시프트 레지스터(2)의 좌측으로 2 위치만큼 이동하고, 시프트 레지스터(4)에서 좌측으로 3개의 위치만큼 이동한다. 시프트 레지스터(2)에서의 2개의 위치만큼의 이동은 시프트 레지스터(2), 따라서 변환기를 그후의 변환을 위해 준비시키기 위해 필요하다. 시프트 레지스터(4)에서의 3개의 위치만큼의 이동은 발생된 3-비트 채널어를 출력하는데 필요하다.
도 1에 도시된 장치는, d=1 제약을 만족하는 (d, k) 시퀀스의 형태를 갖는 채널신호 C를 생성하는데 사용될 수 있다. 이것은, 채널신호의 직렬 데이터 스트림 내부의 2개의 연속된 '1들' 사이에 적어도 한 개의 '0'가 존재한다는 것을 의미한다. 즉, 채널신호에 있어서 2개 또는 그 이상의 '1들'이 연결이 금지된다.
예를 들면, 도 1의 장치를 사용하여, 2개의 연속된 2-비트 소스어의 조합의 변형되지 않은 변환은 d=1 제약을 위반한다. 이들 조합은, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '101 101'을 발생하는 조합 '00 00'과, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '101 100'을 발생하는 '00 01'과, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '001 101'을 발생하는 '10 00'과, 변형되지 않은 변환에 의해 2개의 3-비트 채널어 '001 100'을 발생하는 '10 01'이다.
이와 같은 조합의 발생은, 2개의 2-비트 소스어의 블록의 2개의 3-비트 채널어의 복수의 블록으로의 변형되지 않은 인코딩이 발생할 수 있도록, 검출되어야 한다. 따라서, 2-비트 소스어의 3-비트 채널어로의 '정상적인' 인코딩 이외에, 도 1에 도시된 장치는, 채널신호의 d=1 제약이 여전히 만족하도록, 상기한 조합을 검출하여 변형된 인코딩을 구현할 수 있다.
시프트 레지스터(2)의 셀 X1내지 X4의 출력이 검출부(10)의 대응하는 입력에 접속되지 때문에, 이 검출부는, 비트 스트림 내부의 한 개의 2-비트 소스어의 이에 대응하는 한 개의 3-비트 채널어로의 변형되지 않은 인코딩이 채널신호 C에 있어서 d=1 제약의 위반을 일으키는 소스신호의 직렬 비트 스트림 내부의 위치를 검출할 수 있으며, 이와 같은 검출에 응답하여 그것의 출력 O1에 제어신호를 공급할 수 있다.
특히, 검출부(10)는 셀 X1내지 X4가 표 2에 주어진 4-비트 시퀀스 중에서 한 개를 포함하는지 여부를 검출하여, 그것의 출력 O1에 제 1 제어신호를 발생한다. 검출부가 4개의 셀 위치 x1, x2, x3, x4에 존재하는 2개의 2-비트 소스어의 조합을 검출하자마자, 논리회로 LC는 이 조합을 표 2에 주어진 변형된 코딩에 따라 변환한다.
2 소스어의 블록 2 채널어의 블록/변형되지 않은 코딩 2 채널어의 블록/변형된 코딩
00 00 101 101 101 000
00 01 101 100 100 000
10 00 001 101 001 000
10 01 001 100 010 000
표에서 알 수 있는 것과 같이, 2개의 '1'이 얻어진 2개의 채널어 사이의 경계에서 발생하기 때문에, 단일의 2개의 2-비트 소스어의 변형되지 않은 변환은 d=1 제약의 위반을 일으킨다. 따라서, 논리회로 LC는, 변형되지 않은 코딩 모드에서, 상기한 표의 좌측 열에 주어진 2개의 2-비트 소스어의 블록을 표 2의 우측 열에 주어진 2개의 3-비트 채널어의 블록으로 변환하도록 구성된다. 더구나, 2개의 3-비트 채널어 중 한 개는 표 1의 2개의 채널어 중 한 개, 즉 코드어 000과 동일하지 않다. 이에 대한 이유는, 수신측에서, 표 1의 4개의 3-비트 채널어의 집합에 속화지 않은 이와 같은 3-비트 채널어의 검출이 가능하므로, 표 2를 참조하여 규정된 것과 같은 인코딩의 역과정에 해당하는 대응하는 디코딩이 구현될 수 있기 때문이다.
표 2에 따라 인코딩을 사용하여 얻어진 2개의 3-비트 채널어의 블록은, 논리회로 LC에 의해 그것의 출력 o1내지 o6로 주어지는데, 이 채널어는 시프트 레지스터(4)의 6개의 셀 Y1내지 Y6로 주어진다.
더구나, 변환부 LC에 의해 2개의 2-비트 소스어의 2개의 3-비트 채널어로의 변환 후에는, 시프트 레지스터(2)에서의 좌측으로의 4개의 위치만큼의 이동과, 시프트 레지스터(4)에서의 좌측으로의 6개의 위치만큼의 이동이 일어난다. 시프트 레지스터(2)에서의 4개의 위치만큼의 이동은 시프트 레지스터(2), 따라서 변환기를 후속된 변환을 위해 준비시키기 위한 것이다. 시프트 레지스터(4)에서 6개의 위치 만큼의 이동은 2개의 발생된 3-비트 채널어를 출력하는데 필요하다.
전술한 것과 같이, 소스신호 S의 직렬 데이터 스트림에 있는 특수한 시퀀스를 검출하기 위해 검출부(10)가 존재한다. DC-제어를 가능하게 하기 위해, 실행 디지탈 합계(RDS)값은 특정한 경계값 내부로 유지되어야 한다. 따라서, 검출부는 셀 X1내지 X6가 표 3에 주어진 6-비트 시퀀스 중에서 한 개를 포함하는지 여부를 검출하며, 그것의 출력 O2에서 제 2 제어신호를 발생한다.
3개의 소스어의 블록 3개의 채널어의 블록
00 00 01 101 000 x00
00 01 01 100 000 x00
10 00 01 001 000 x00
10 01 01 010 000 x00
검출부(10)가 표 3의 좌측 열에 주어진 조합 중 한 개와 동일한 6개의 셀 위치 x1, x2, x3, x4, x5, x6에 존재하는 3개의 2-비트 소스어의 조합을 검출하자마자, 논리회로 LC는 표 3에 주어진 코딩에 따라 이 조합을 변환하는데, 이때, 'x'로 표시된 비트는 DC-제어 비트로, DC-제어 비트 'x'로부터 다음의 DC-제어 비트 'x'까지의 채널 비트 시퀀스의 불일치에 의존하여 값 '0'과 '1' 사이에서 선택이 이루어질 수 있다는 것을 나타낸다.
이때, 채널어의 비트 스트림은 NRZI(non-return to zero-inverse) 표시를 갖는데, 이것은 '1'은 채널신호를 자기 기록매체 상에 기록하기 위한 기록 전류의 전이를 일으킨다는 것을 의미한다는 점에 주목하기 바란다. 이 기록매체는 자기 기록매체이거나 광 기록매체일 수 있지만, 이들 2가지 형태에 제한되는 것은 아니다.
또 다른 실시예에 있어서, 검출부(10)는, 셀 X1내지 X6가 표 4에 주어진 6-비트 시퀀스 중에서 한 개를 포함하는지 여부를 검출하여, 그것의 출력 O2에서 제 2 제어신호를 발생한다.
3개의 소스어의 블록 3개의 채널어의 블록
00 00 11 101 000 0x0
00 01 11 100 000 0x0
10 00 11 001 000 0x0
10 01 11 010 000 0x0
검출부(10)가 표 4의 좌측 열에 주어진 조합 중 한 개와 동일한 6개의 셀 위치 x1, x2, x3, x4, x5, x6에 존재하는 3개의 2-비트 소스어의 조합을 검출하자마자, 존재하는 신호의 DC-콘텐트를 제어하기 위해, 논리회로 LC는 표 4에 주어진 코딩에 따라 이 조합을 변환한다.
이때, 라인 뒤에 라인이 오도록 표 3과 표 4의 조합을 만듦으로써, DC-제어를 수행하는데 적합한 다른 테이블이 구성될 수 있다는 것은 본 발명에 속한 기술분야의 당업자에게 있어서 자명할 것이다. 더구나, 표 2에 있는 한 개의 항목이 생략될 수 있으므로(예를 들면, 4번째 항목), 소스-채널 변환에 있어서 선택의 자유를 생성하고(예를 들면 11 11이 010 0x0로 변환된다), 표 3의 변형된 항목을 사용하여 표 2에 있는 한 개의 항목의 생략에 기인한 d=1 위반을 처리함으로써, 통계적 DC-제어가 수행될 수 있게 된다는 것을 알 수 있다. 이에 따라, 2개의 연속적인 n-비트 소스어의 블록이 2개의 연속적인 m-비트 채널어의 블록으로 변환될 때, 통계적 DC-제어가 수행될 수도 있다.
도 2는, 3개의 인코딩 표 대신에 4개의 인코딩 표를 필요로 하며, 복수의 2-비트 소스어를 복수의 3-비트 채널어로 변환할 수 있는 인코딩 장치를 갖는 본 발명의 또 다른 실시예를 나타낸 것이다. 이 장치는, 이진 소스신호 S의 복수의 데이터 비트로 구성된 스트임을 수신하는 입력 단자(1)를 갖는다. 이 단자(1)는, 본 실시예에 있어서는 8개의 셀 X1내지 X8를 갖는 시프트 레지스터(14)의 입력에 접속되어, 소스신호 S의 8개의 연속적인 소스 비트를 수신한다. 이 시프트 레지스터(14)는 직렬-병렬 변환기로서의 기능을 수행한다. 복수의 셀의 출력은 논리회로LC의 대응하는 입력 i1내지 i8에 각각 접속되어, 셀 내부에 존재하는 소스 비트의 논리값(x1,.....,x8)을 공급한다. 논리회로 LC는 변환수단 CM의 일부분을 구성한다.
상기한 장치는 12개의 셀 Y1내지 Y12를 갖는 제 2 시프트 레지스터(20)을 더 구비한다. 논리회로 LC의 이들 출력은 시프트 레지스터(2)의 12개의 셀 Y1내지 Y12의 대응하는 입력에 각각 접속된다. 시프트 레지스터(2)의 출력(22)는 출력 단자(24)에 접속된다. 시프트 레지스터(4)는 병렬-직렬 변환기로서의 기능을 수행하여, 이진 채널신호 C를 얻는다.
더구나, 소스신호 S의 직렬 데이터 스트림에 있는 특수한 시퀀스를 검출하기 위해 검출부(10)가 존재한다. 이를 위해, 시프트 레지스터(2)의 8개의 셀 X1내지 X6의 출력은 검출부(10)의 도면부호 12로 나타낸 대응하는 입력에 접속된다. 본 실시예에 있어서, 검출부(10)는 제 1, 제 2 및 제 3 제어신호를 각각 발생하기 위한 O1, O2및 O3로 나타낸 (표 2, 표 3 및 표 4에 대한) 3개의 출력을 갖는다. 이들 출력은 논리회로 LC의 대응하는 제어신호 입력 c1, c2, 및 c3에 각각 접속된다. 이 장치의 추가적인 작용에 대한 설명은 도 1의 설명에서 찾을 수 있다.
전술한 것과 같이, 소스신호 S의 직렬 데이터 스트림에 있는 특수한 시퀀스를 검출하기 위한 검출부(10)가 존재한다. DC-제어를 가능하게 하기 위해, 실행 디지탈 합계(RDS)값은 특정한 경계값 내부로 유지되어야 한다. 또한, 검출부는 도 1과 표 1, 2, 3, 및 4에서 설명된 것과 같은 인코딩 장치 내부에 존재하는 검출기와 동일한 특수한 시퀀스를 검출할 수 있다. 더구나, 검출기는 셀 X1내지 X8이 표 5에 주어진 8-비트 시퀀스 중에서 한 개를 포함하는지 여부를 검출하며, 그것의 출력 O3에서 제 3 제어신호를 발생한다.
4개의 소스어의 블록 4개의 채널어의 블록
00 00 10 01 101 000 0x0 000
00 01 10 01 100 000 0x0 000
10 00 10 01 001 000 0x0 000
10 01 10 01 010 000 0x0 000
검출부(10)가 표 5의 좌측 열에 주어진 조합 중 한 개와 동일한 8개의 셀 위치 x1, x2, x3, x4, x5, x6, x7, x8에 존재하는 4개의 2-비트 소스어의 조합을 검출하자마자, 논리회로 LC는 표 5에 주어진 코딩에 따라 이 조합을 변환하는데, 이때, 'x'로 표시된 비트는 이 순간에서의 신호의 RDS 값에 의존하여 값 '0'과 '1' 사이에서 선택이 이루어질 수 있다는 것을 나타낸다.
또 다른 실시예에 있어서, 검출부(10)는 셀 X1내지 X8이 표 6에 주어진 8-비트 시퀀스 중의 한개를 포함하는지 여부를 검출하여, 그것의 출력 O3에서 제 3 제어신호를 발생한다. 4개의 소스어의 블록에 대해, DC-제어 비트 'x'에 대해 3개의 가능한 위치가 가능하다.
4개의 소스어의 블록 4개의 채널어의 블록
00 00 00 01 101 000 x00 000
00 01 00 01 100 000 x00 000
10 00 00 01 001 000 x00 000
10 01 00 01 010 000 x00 000
검출부(10)가 표 6의 좌측 열에 주어진 조합 중 한 개와 동일한 8개의 셀 위치 x1, x2, x3, x4, x5, x6, x7, x8에 존재하는 4개의 2-비트 소스어의 조합을 검출하자마자, 존재하는 신호의 DC-콘텐트를 제어하기 위해, 논리회로 LC는 마찬가지로 표 6에 주어진 코딩에 따라 이 조합을 변환한다.
또 다른 실시예에 있어서, 검출부(10)는 셀 X1내지 X8이 표 7에 주어진 8-비트 시퀀스 중의 한개를 포함하는지 여부를 검출하여, 그것의 출력 O3에서 제 3 제어신호를 발생한다.
4개의 소스어의 블록 4개의 채널어의 블록
00 00 10 00 101 000 00x 000
00 01 10 00 100 000 00x 000
10 00 10 00 001 000 00x 000
10 01 10 00 010 000 00x 000
검출부(10)가 표 7의 좌측 열에 주어진 조합 중 한 개와 동일한 8개의 셀 위치 x1, x2, x3, x4, x5, x6, x7, x8에 존재하는 4개의 2-비트 소스어의 조합을 검출하자마자, 존재하는 신호의 DC-콘텐트를 제어하기 위해, 논리회로 LC는 마찬가지로 표 7에 주어진 코딩에 따라 이 조합을 변환한다.
이때, 라인 뒤에 라인이 오도록 표 5, 표 6 및 표 7의 조합을 만듦으로써, DC-제어를 수행하는데 적합한 최대 4 라인을 각각 갖는 다른 테이블이 구성될 수 있다는 것은 본 발명에 속한 기술분야의 당업자에게 있어서 자명할 것이다.
전술한 것과 같이, 전술한 장치는 추가적인 DC-제어를 실현하기 위해 복수의 병합 비트가 직렬 채널 비트 스트림에 있는 매 q 비트 다음에 삽입되는 인코딩 장치에 포함되는 것이 적합하다. 이것은, 예상되는 특수한 응용분야에 의존하여, 이전에 도입된 확률적 DC-제어가 불충분한 것으로 생각되는 경우에 적합하다.
도 3은 채널 비트 스트림 내부에 복수의 병합 비트를 삽입함으로써 RDS의 값이 제어될 수 있는 방법의 일례를 나타낸 것이이다. 채널 비트 스트림(26)의 특정한 위치에서, RDS는 특정한 값 RDS1을 갖는다. 그후, RDS의 값을 제어하가 위해 2개의 병합 비트 x 및 Y가 비트 스트림 내부에 삽입된다. 쟈코비 코드는 d=1 제약을 갖기 때문에, 한편으로는 병합 비트 '00'와, 다른 한편으로는 '01' 또는 '10'과의 사이에 선택이 이루어져야 한다. 이와 같은 선택은, 병합 비트의 뒤에서 RDS 기여도의 부호의 변화를 허용한다. 도 3에 도시된 장치를 사용하여, 채널 비트 스트림의 DC-콘텐트를 제로값에 근접하게 유지할 수 있다.
위치 26의 q 비트 뒤에 있는 채너 비트 스트림(28) 내부의 위치에, 결과적으로 얻어진 값 RDS2를 나타내었다. 이와 같은 예로부터, RDS2값을 관찰함으로써, 채널신호의 DC-콘텐트를 제어하기 위해 위치 26에서의 적절한 선택이 행해질 수 있다는 것이 명백하다.
전술한 장치는 채널신호의 DC-콘텐트를 제어하가 위해 2개의 병합 비트가 직렬 채널 비트 스트림에 있는 매 q 비트 다음에 삽입되는 인코딩 장치에 포함되는 것이 매우 적합하다. 도 4는, 직렬 채널신호를 프리코딩하고, 프리코딩된 신호를 기로매체 상에 기록하는 장치를 개략적으로 나타낸 것이다. 소스 비트 스트림(30)은 인코더(76)로 인가된다. 인코더(76)의 출력신호인 채널 비트 스트림(80)은 (d+1)T 병합기(78)에 공급되어, 여기에서 (이 경우에는 d=1이라는 사실로 인해) 2개의 병합 비트가 추가된다. 그후, 채널 비트 스트림은 프리코더(32)로 주어진다. 프리코더의 출력신호는 제어신호 발생기(82)로 인가되며, 이 발생기는 (d+1)T 병합기(78)에 대해 제어신호를 발생하여, 어떤 병합 비트가 채널 비트 스트림(80)에 갑입될 것인지를 제어한다(도 3 참조). 프리코더의 출력신호는 기록부(34)에 공급되어 신호를 기록매체(36) 상의 트랙에 기록한다. 이때, 기록매체(36)는 길이방향 또는 디스크 형태를 갖는 자기 기록매체일 수 있다. 이와 달리, 기록매체는 광 디스크(36')와 같은 광 기록매체일 수 있다. 기록부(34)는, 자기 기록매체 상에 신호를 기록하는 경우에는 자기 기록 헤드, 또는 광 기록매체 상에 신호를 기록할 때에는 광 기록 헤드인 기록헤드(38)를 구비한다.
도 5는 도 1에 도시된 인코딩 장치에 의해 얻어진 직렬 데이터 스트림을 디코딩하여, 이진 소스신호를 얻는 디코딩 장치의 일 실시예를 나타낸 것이다. 이 디코딩 장치는, 채널신호를 수신하는 입력 단자(40)를 갖고, 이 입력 단자(40)는, 9개의 셀 Y1내지 Y9를 포함하는 시프트 레지스터(44)의 입력(42)에 접속된다. 시프트 레지스터(44)는 직렬-병렬 변환기로서의 기능을 수행하므로, 3개의 3-비트 채널어의 블록이 논리회로(50)의 입력 i1내지 i9로 인가된다. 논리회로(50)는 표 1, 2 및 3 또는 표 1, 2 및 4를 포함한다. 논리회로(50)의 출력 o1내지 o6은, 출력 단자(56)에 접속된 출력(54)을 갖는 시프트 레지스터(48)의 셀 X1내지 X8의 입력에 접속된다. 검출부(48)는, 시프트 레지스터(44)의 셀 Y1내지 Y9의 출력에 각각 접속된 도면부호 60으로 개략적으로 나타낸 입력 i1내지 i9와, 논리회로(50)의 제어 입력 c1및 c2에 각각 접속된 출력 O1및 O2를 가지면서 존재한다.
제어신호가 없을 때, 논리회로(50)는, 변환 표 1에 따라 셀 Y1, Y2및 Y3내부에 기억된 3-비트 채널어를 이에 대응하는 2-비트 소스어로 변환하며, 2-비트 소스어를 셀 X1및 X2에 공급한다. 입력 c1에 제어신호가 존재하는 경우에는, 논리회로(50)는 변환 표 2에 따라 셀 Y1내지 Y6에 기억된 2개의 3-비트 채널어의 블록을 2개의 2-비트 소스어의 블록으로 변환하며, 2개의 2-비트 소스어를 셀 X1내지 X4로 공급한다. 입력 c2에 제어신호가 존재할 때, 논리회로(50)는 변환 표 3 또는 변환 표 4에 따라 셀 Y1내지 Y9에 기억된 3개의 3-비트 채널어의 블록을 3개의 2-비트 소스어의 블록으로 변환하며, 3개의 2-비트 소스어를 셀 X1내지 X6에 공급한다.
이에 따라, 채널신호의 직렬 데이터 스트림이 소스신호의 직렬 데이터 스트림으로 변환된다.
입력(40)에 주어진 인코딩된 정보는, 자기 기록매체(36) 또는 광 기록매체(36')와 같은 기록매체로부터 정보를 재생하여 얻어질 수 있다. 이를 위해, 도 4에 도시된 장치는, 기록매체 상의 트랙으로부터 정보를 판독하는 판독부(34)를 구비하고, 이때 판독부(34)는 상기한 트랙으로부터 정보를 판독하거나, 및/또는 상기한 트랙에 정보를 기록하는 판독/기록 헤드(38)를 구비한다.
도 6은 도 2에 도시된 인코딩 장치에 의해 얻어진 직렬 데이터 스트림을 디코딩하여 이진 소스신호를 얻는 디코딩 장치의 일 실시예를 나타낸 것이다. 이 디코딩 장치는, 채널신호를 수신하는 입력 단자(58)를 갖고, 이 입력 단자(58)는 12개의 셀 Y1내지 Y12를 포함하는 시프트 레지스터(62)의 입력(60)에 접속된다. 시프트 레지스터(62)는, 직렬-병렬 변환기로서의 기능을 수행하므로, 4개의 3-비트 채널어의 블록이 논리회로(64)의 입력 i1내지 i12에 인가된다. 논리회로(64)는 표 1 및 표 2와 표 2 또는 표 4 중에서 한 개와 표 5, 표 6 또는 표 7 중에서 한 개를 포함한다. 논리회로(64)의 출력 o1내지 o8은, 출력단자(70)에 접속된 출력(68)을 갖는 시프트 레지스터(66)의 셀 X1내지 X8의 입력에 접속된다. 검출부(72)는, 시프트 레지스터(62)의 셀 Y1내지 Y12의 출력에 각각 접속된 도면부호 74로 개략적으로 나타낸 입력 i1내지 i12와, 논리회로(64)의 제어 입력 c1, c2및 c3에 각각 접속된 출력 O1, O2및 O3를 가지면서 존재한다.
제어신호가 없을 때, 논리회로(64)는, 변환 표 1에 따라 셀 Y1, Y2및 Y3내부에 기억된 3-비트 채널어를 이에 대응하는 2-비트 소스어로 변환하며, 2-비트 소스어를 셀 X1및 X2에 공급한다. 입력 c1에 제어신호가 존재하는 경우에는, 논리회로(64)는 변환 표 2에 따라 셀 Y1내지 Y6에 기억된 2개의 3-비트 채널어의 블록을 2개의 2-비트 소스어의 블록으로 변환하며, 2개의 2-비트 소스어를 셀 X1내지 X4로 공급한다. 입력 c2에 제어신호가 존재할 때, 논리회로(64)는 변환 표 3 또는 변환 표 4에 따라 셀 Y1내지 Y9에 기억된 3개의 3-비트 채널어의 블록을 3개의 2-비트 소스어의 블록으로 변환하며, 3개의 2-비트 소스어를 셀 X1내지 X6에 공급한다. 입력 c3에 제어신호가 존재할 때, 논리회로(64)는 변환 표 5 또는 변환 표 6 또는 변환 표 7에 따라 셀 Y1내지 Y12에 기억된 4개의 3-비트 채널어의 블록을 4개의 2-비트 소스어의 블록으로 변환하며, 4개의 2-비트 소스어를 셀 X1내지 X8에 공급한다.
이에 따라, 채널신호의 직렬 데이터 스트림이 소스신호의 직렬 데이터 스트림으로 변환된다.
입력(58)에 주어진 인코딩된 신호는, 자기 기록매체(36) 또는 광 기록매체(36')와 같은 기록매체로부터 정보를 재생하여 얻어질 수 있다. 이를 위해, 도 5에 도시된 장치는, 기록매체 상의 트랙으로부터 정보를 판독하는 판독부(34)를 구비하고, 이때 판독부(34)는 상기한 트랙으로부터 정보를 판독하거나, 및/EG는 상기한 트랙 상에 정보를 기록하는 판독/기록 헤드(38)를 구비한다.
바람직한 실시예를 참조하여 본 발명을 설명하였지만, 이들 실시예는 본 발명을 제한하기 위해 주어진 실시예가 아니라는 것은 자명하다. 따라서, 청구범위에 기재된 본 발명의 범주를 벗어나지 않으면서, 본 발명이 속한 기술분야의 당업자에게 있어서 다양한 변형이 이루어질 수 있다.
또한, 본 발명은 이와 같은 모든 신규한 특징부 또는 특징부의 조합을 포괄한다.

Claims (23)

  1. 이진 소스신호(S)의 복수의 데이터 비트로 구성된 스트림을 이진 채널신호(C)의 복수의 데이터 비트로 구성된 스트림으로 인코딩하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어로 분할되고, 쟈코비 형태의 변환에 따라 상기 복수의 n-비트 소스어를 대응하는 복수의 m-비트 채널어로 변환하도록 구성된 변환수단(LC)을 구비하고, 이때, m과 n은 m＞n인 정수인 인코딩 장치에 있어서, 상기 장치가, 소스-채널 변환에 있어서 선택의 자유를 도입함으로써 상기 이진 채널신호에 대해 DC-제어를 수행하는 제어수단(10)을 더 구비한 것을 특징으로 하는 인코딩 장치.
  2. 제 1항에 있어서,
    상기 변환수단(LC)은 p개의 연속적인 n-비트 소스어의 블록을 p개의 연속적인 m-비트 채널어의 블록으로 변환하도록 구성되고, p개의 연속적인 m-비트 채널어의 상기 블록 내부의 복수의 비트 중에서 적어도 한 개는 상기 제어수단(10)의 영향하에서 '0' 또는 '1'이며, 이때, p는 1보다 큰 정수인 것을 특징으로 하는 인코딩 장치.
  3. 제 2항에 있어서,
    p=3, n=2, m=3에 대해, 상기 변환수단(LC)은 3개의 연속적인 2-비트 소스어의 소정의 블록을 다음 표에 따라 3개의 연속적인 3-비트 채널어의 블록으로 변환하도록 구성되며,
    3개의 소스어의 블록 3개의 채널어의 블록 00 00 01 101 000 x00 00 01 01 100 000 x00 10 00 01 001 000 x00 10 01 01 010 000 x00
    이때, x로 표시된 마크는 상기 제어수단(10)의 영향하에서 '0' 또는 '1'인 것을 특징으로 하는 인코딩 장치.
  4. 제 2항에 있어서,
    p=3, n=2, m=3에 대해, 상기 변환수단(LC)은 3개의 연속적인 2-비트 소스어의 소정의 블록을 다음 표에 따라 3개의 연속적인 3-비트 채널어의 블록으로 변환하도록 구성되며,
    3개의 소스어의 블록 3개의 채널어의 블록 00 00 11 101 000 0x0 00 01 11 100 000 0x0 10 00 11 001 000 0x0 10 01 11 010 000 0x0
    이때, x로 표시된 마크는 상기 제어수단(10)의 영향하에서 '0' 또는 '1'인 것을 특징으로 하는 인코딩 장치.
  5. 제 2항에 있어서,
    p=4, n=2, m=3에 대해, 상기 변환수단(LC)은 4개의 연속적인 2-비트 소스어의 소정의 블록을 다음 표에 따라 4개의 연속적인 3-비트 채널어의 블록으로 변환하도록 구성되며,
    4개의 소스어의 블록 4개의 채널어의 블록 00 00 10 01 101 000 0x0 000 00 01 10 01 100 000 0x0 000 10 00 10 01 001 000 0x0 000 10 01 10 01 010 000 0x0 000
    이때, x로 표시된 마크는 상기 제어수단(10)의 영향하에서 '0' 또는 '1'인 것을 특징으로 하는 인코딩 장치.
  6. 제 2항에 있어서,
    p=4, n=2, m=3에 대해, 상기 변환수단(LC)은 4개의 연속적인 2-비트 소스어의 소정의 블록을 다음 표에 따라 4개의 연속적인 3-비트 채널어의 블록으로 변환하도록 구성되며,
    4개의 소스어의 블록 4개의 채널어의 블록 00 00 00 01 101 000 x00 000 00 01 00 01 100 000 x00 000 10 00 00 01 001 000 x00 000 10 01 00 01 010 000 x00 000
    이때, x로 표시된 마크는 상기 제어수단(10)의 영향하에서 '0' 또는 '1'인 것을 특징으로 하는 인코딩 장치.
  7. 제 2항에 있어서,
    p=4, n=2, m=3에 대해, 상기 변환수단(LC)은 4개의 연속적인 2-비트 소스어의 소정의 블록을 다음 표에 따라 4개의 연속적인 3-비트 채널어의 블록으로 변환하도록 구성되며,
    4개의 소스어의 블록 4개의 채널어의 블록 00 00 10 00 101 000 00x 000 00 01 10 00 100 000 00x 000 10 00 10 00 001 000 00x 000 10 01 10 00 010 000 00x 000
    이때, x로 표시된 마크는 상기 제어수단(10)의 영향하에서 '0' 또는 '1'인 것을 특징으로 하는 인코딩 장치.
  8. 이진 소스신호(S)의 복수의 데이터 비트로 구성된 스트림을 이진 채널신호(C)의 복수의 데이터 비트로 구성된 스트림으로 인코딩하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어로 분할되고, m-비트 채널어가 신호 전이를 일으키는 이진 값을 갖는 연속적인 비트를 갖지 않도록, 상기 복수의 소스어를 복수의 대응하는 m-비트 채널어로 변환하도록 구성된 변환수단(LC)을 구비한 인코딩 장치에 있어서, 상기 장치가 소스-채널 변환에 선택의 자유를 도입함으로써 상기 이진 채널 신호에 대해 확률적 DC-제어를 수행하는 제어수단(10)을 더 구비한 것을 특징으로 하는 인코딩 장치.
  9. 제 1항에 있어서,
    n=2 및 m=3에 대해, 상기 쟈코비 형태의 변환은, 다음 표에 따라 복수의 2-비트 소스어를 복수의 3-비트 채널어로 변환하는 과정을 포함하며,
    소스어 채널어 0 101 1 100 10 1 11 0
    상기 쟈코비 형태의 변환은, 다음 표에 따라 2개의 연속적인 2-비트 소스어를 2개의 연속적인 3-비트 채널어로 변환하는 과정을 더 포함하는 것을 특징으로 하는 인코딩 장치:
    2 소스어의 블록 2 채널어의 블록 00 00 101 000 00 01 100 000 10 00 001 000 10 01 010 000
  10. 선행하는 청구항 중 어느 한 항에 있어서,
    상기 장치는, 채널신호를 프리코딩하여 프리코딩된 채널신호를 얻는 프리코딩수단(30)과, 프리코딩된 채널신호를 기록매체(36) 상에 기록하는 기록수단(34)을 더 구비한 것을 특징으로 하는 인코딩 장치.
  11. 제 10항에 있어서,
    상기 기록매체는 광 기록매체(36')인 것을 특징으로 하는 인코딩 장치.
  12. 선행하는 청구항 중 어느 한 항에 있어서,
    상기 장치는 추가적인 DC-제어를 수행하는 비트가산수단(32)을 더 구비한 것을 특징으로 하는 인코딩 장치.
  13. 이진 소스신호(S)의 복수의 데이터 비트로 구성된 스트림을 이진 채널신호(C)의 복수의 데이터 비트로 구성된 스트림으로 변환하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어로 분할되고, 상기 소스어가 쟈코비 형태의 변환에 따라 대응하는 m-비트 채널어로 변환되며, 이때, m과 n은 m＞n인 정수인 인코딩 방법에 있어서, 소스-채널 변환에 선택의 자유를 도입함으로써 이진 채널신호에 대해 DC-제어를 더 수행하는 것을 특징으로 하는 인코딩 방법.
  14. 제 13항에 있어서,
    p개의 연속적인 n-비트 소스어의 블록이 p개의 연속적인 m-비트 채널어의 블록으로 변환되고, 상기 p개의 연속적인 m-비트 채널어의 상기 블록에 있는 복수의 비트 중에서 한개가 상기 DC-제어의 영향하에서 선택되며, 이때, p는 1보다 큰 정수인 것을 특징으로 하는 인코딩 방법.
  15. 제 13항 또는 제 14항에 있어서,
    채널신호(C)를 프리코딩하여 프리코딩된 채널신호를 얻는 단계와, 프리코딩된 채널신호를 기록매체(36) 상에 기록하는 단계를 더 포함하는 것을 특징으로 하는 인코딩 방법.
  16. 제 15항에 있어서,
    상기 기록매체는 광 기록매체(36')인 것을 특징으로 하는 인코딩 방법.
  17. 제 13항, 제 14항, 제 15항 또는 제 16항에 있어서,
    상기 연속적인 코드어에 복수의 병합 비트를 가산하여, 추가적인 DC-제어를 수행하는 것을 특징으로 하는 인코딩 방법.
  18. 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 소스신호(S)로부터 변환된 복수의 데이터 비트로 구성된 스트림을 포함하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어를 포함하고, 채널신호가 복수의 m-비트 채널어를 포함하며, 상기 복수의 m-비트 채널어의 각각의 채널어가 쟈코비 형태의 변환에 따라 상기 복수의 n-비트 소스어 중에서 한 개에 대응하고, 이때, m과 n은 m＞n인 정수인 이진 채널신호에 있어서, 상기 이진 채널신호에 있어서, p개의 연속적인 n-비트 소스어로 구성된 동일한 블록으로부터 변환된 p개의 연속적인 m-비트 채널어로 구성된 한쌍의 블록이 존재하며, 이 쌍의 복수의 블록은 상기 복수의 블록 내부의 한개의 비트 위치에 있는 비트값에 있어서 서로 다르고, 이때, p는 1보다 큰 정수인 것을 특징으로 하는 이진 채널신호(C).
  19. 제 18항에 있어서,
    상기 신호는, 상기 복수의 연속적인 코드어에 가산되어, 추가적인 DC-제어를 수행하는 복수의 병합 비트를 더 포함하는 것을 특징으로 하는 이진 채널신호.
  20. 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 소스신호(S)로부터 변환된 복수의 데이터 비트로 구성된 스트림을 포함하는 이진 채널신호(C)를 포함하되, 소스신호의 복수의 데이터 비트로 구성된 스트림이 복수의 n-비트 소스어를 포함하고, 채널신호가 복수의 m-비트 채널어를 포함하며, 상기 복수의 m-비트 채널어의 각각의 채널어가 쟈코비 형태의 변환에 따라 상기 복수의 n-비트 소스어 중에서 한 개에 대응하고, 이때, m과 n은 m＞n인 정수인 기록매체에 있어서, 상기 이진 채널신호에 있어서, p개의 연속적인 n-비트 소스어로 구성된 동일한 블록으로부터 변환된 p개의 연속적인 m-비트 채널어로 구성된 한쌍의 블록이 존재하며, 이 쌍의 복수의 블록은 상기 복수의 블록 내부의 한개의 비트 위치에 있는 비트값에 있어서 서로 다르고, 이때, p는 1보다 큰 정수인 것을 특징으로 하는 기록매체(36).
  21. 이진 채널신호(C)의 복수의 데이터 비트로 구성된 스트림을 이진 소스신호(S)의 복수의 데이터 비트로 구성된 스트림으로 디코딩하되, 채널신호의 복수의 데이터 비트로 구성된 스트림이 복수의 m-비트 채널어로 분할되고, 쟈코비 형태의 역변환에 따라 상기 복수의 m-비트 채널어를 대응하는 복수의 n-비트 소스어로 역변환하도록 구성된 역변환수단(LC)을 구비하고, 이때, m과 n은 m＞n인 정수인 디코딩 장치에 있어서, 상기 역변환수단은 p개의 연속적인 m-비트 채널어로 구성된 복수 쌍의 블록을 포함하는 채널 시퀀스를 p개의 연속적인 n-비트 소스어로 구성된 동일한 복수의 블록으로 역변환하도록 더 구성되고, p개의 연속적인 m-비트 채널어의 복수 쌍의 블록은 상기 복수의 블록 내부의 한 개의 비트 위치에 있는 비트값에 있어서 서로 다르며, 이때, p는 1보다 큰 정수인 것을 특징으로 하는 디코딩 장치.
  22. 제 21항에 있어서,
    x로 표시된 비트가 '0'일 때, 상기 디코딩은 다음 표에 따라 수행되고,
    3개의 채널어의 블록 3개의 소스어의 블록 101 000 x00 00 00 01 100 000 x00 00 01 01 001 000 x00 10 00 01 010 000 x00 10 01 01
    x로 표시된 비트는 '1'이며, 상기 디코딩은 다음 표에 따라 수행되는 되는 것을 특징으로 하는 디코딩 장치:
    소스어 채널어 0 101 1 100 10 1 11 10
    2 소스어의 블록 2 채널어의 블록 00 00 101 000 00 01 100 000 10 00 001 000 10 01 010 000
  23. 제 22항에 있어서,
    x로 표시된 비트가 '0'일 때, 상기 디코딩은 다음 표에 따라 수행되고,
    3개의 채널어의 블록 3개의 소스어의 블록 101 000 0x0 00 00 11 100 000 0x0 00 01 11 001 000 0x0 10 00 11 010 000 0x0 10 01 11
    x로 표시된 비트는 '1'이며, 상기 디코딩은 다음 표에 따라 수행되는 되는 것을 특징으로 하는 디코딩 장치:
    소스어 채널어 0 101 1 100 10 1 11 10
    2 소스어의 블록 2 채널어의 블록 00 00 101 000 00 01 100 000 10 00 001 000 10 01 010 000
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