SU1624696A1 - Устройство дл кодировани аналоговых сигналов - Google Patents

Abstract

Изобретение относитс  к электросв зи и может использоватьс  в системах цифровой передачи звуковых сигналов. Устройство производит преобразование аналогового (звукового) сигнала в цифровой сигнал. Изобретение позвол ет повысить точность кодировани  звукового сигнала за счет уменьшени  инструментальных ошибок и замены шумов перегрузки по крутизне на шум (более грубого) квантовани . Устройство содержит аттенюатор (аналоговый компрессор), вычитатель, аналого-цифровой преобразователь, коммутаторы, сумматор , Дециматор, цифроаналоговый преобразователь, программы о-сременной блок, преобразователи кода, дешифраторы, предсказатель, компаратор, элемент ИЛИ, регистр, блок пам ти и формирователи импульсов . 7 ил., 1 табл.

Description

Изобретение относитс  к электросв зи и может использоватьс  в системах цифровой передачи звуковых сигналов.

Цель изобретени  - повышение точности работы устройства.

На фиг.1 представлена структурна  схема устройства; на фиг.2 - функциональна  схема сумматора; на фиг.З - функциональна  схема предсказател ; на фиг.4 - функциональна  схема программно-временного блока; на фиг.5 - функциональные схемы первого, третьего, четвертого дешифраторов , блока пам ти, первого и второго формирователей импульсов; на фиг.6 - функциональные схемы первого, второго преобразователей кода третьего коммутатора; на фиг.7 - временные диаграммы, по сн ющие работу устройства.

Устройство содержит (фиг.1) аттенюатор (аналоговый компрессор) 1, вычитатель

2, аналого-цифровой пареобразователь 3, первый коммутатор 4, сумматор 5, децима- тор 6, цифроаналоговый преобразователь 7, программно-временной блок 8, первый управл емый преобразователь 9 кода, первый , второй дешифраторы 10, 11, второй коммутатор 12, предсказатель 13, компаратор 14, элемент 15 ИЛИ, третий, п тый дешифраторы 16, 17, третий коммутатор 18, регистр 19, четвертый дешифратор 20, блок 21 пам ти, первый, второй преобразователи 22,23 кода, второй и первый формирователи 24 и 25 импульсов.

Сумматор 5 содержит (фиг.2) элемент 26 суммировани , ограничитель 27 и регистр 28.

Предсказатель 13 содержит (фиг.З) вычитатель 29, регистр 30, ограничитель 31 и регистр 32.

Программно-временной блок 8 содержит (фиг.4) триггеры 33, 34, генератор 35 импульсов, формирователь 36 импульсов, распределитель 37 импульсов и формирователь 38 импульсов.

Первый дешифратор 10 выполнен (фиг.Б) на элементах 39-45 ИСКЛЮЧАЮЩЕЕ ИЛИ и элементе 46 И-НЕ, четвертый дешифратор 20 выполнен на элементе 47 НЕ и элементе 48 И-НЕ. Третий дешифра- тор 16 выполнен на элементе 49 И и элементе 50 И-НЕ. Блок 21 пам ти выполнен на элементе 51 ИЛИ, элементе 52 И и триггере

53.Второй и первый формирователи 24 и 25 импульсов выполнены на одновибраторах

54,резисторах 55, 56 и конденсаторах 57.

Второй преобразователь 23 кода выполнен (фиг.6) на элементе 58 НЕ, элементах 59 и 60 И. Первый преобразователь 22 кода выполнен на элементе 61, элементах 62 и 63 ИЛИ.

Коммутатор 18 выполнен на мультиплексоре 64,

Аналоговый компрессор 1 содержит последовательно соединенные операци- онный усилитель 157УД2, матрицу сопротивлений , выполненную на интегральной сборке 301НРЗ, включенной в качестве делител  напр жени , аналоговый коммутатор на ключе 590КН6, и выходной буферный усилитель, собранный на операционном усилителе 544УД2. На управл ющий вход аналогового компрессора 1, который подключен к управл ющим входам ключа 590КН6, подаетс  цифровой код, определ - ющий коэффициент передачи устройства по напр жению информационного входа на выход.

Вычитатель 2 собран на операционном усилителе 544УД2, Выходное напр жение вычитател  2 определ етс  разностью напр жений , подаваемых на первый и второй входы.

Аналого-цифровой преобразователь 3 выполнен на микросхеме 1107ПВ2.

Коммутатор 4 выполнен на мультиплексорах 531КП12, включенных по схеме сдви- гател  кодов. На адресные входы коммутатора 4 подаетс  управл ющий код, определ ющий сдвиг разр дной сетки на выходе коммутатора.

Элемент 26 суммировани  собран на п ти микросхемах 531ИПЗ, включенных в режим суммировани  кодов. С целью увеличени  быстродействи  в сумматоре исполь- зуетс  схема ускоренного переноса на 531ИПЧ. Ограничитель 27 (31) выполнен на мультиплексорах 531КП11, первые входы которого подключены к выходу суммы элемента 26 (вычитател  29), а на вторые входыподаны сигналы 1. Управл ющим сигналом дл  мультиплексора служит сигнал переноса из старшего разр да, снимаемый с элемента 26 (вычитател  29), Регистры 28, 30,32 собраны на микросхемах 555ТМ8, Вычитатель 29 выполнен на микросхемах 531 ИПЗ со схемой ускоренного переноса 531ИПЧ.

Коммутатор 12 выполнен на трех микросхемах 531ИР21. Он имеет п тнадцать информационных входов и двенадцать выходов. В зависимости от сигнала, поступающего на адресные входы, коммутатор 12 подключает либо с 2 по 12, либо с 3 по 13, либо с 4 по 14, либо с 5 по 15 входы к его выходам со 2 по 12, а первый разр д (знаковый ) подключен посто нно на выход. Циф- роаналоговый преобразователь 7 состоит из преобразовател  1108ПА1, источника опорного напр жени  142ЕН2Аи выходного усилител  на ОУ 544УД2. Входной код подаетс  через регистр, выполненный на микросхемах 555ТМ8. Дешифратор 17 кода шкалы выполнен на микросхемах 555ЛП5 и 555ЛА4. Дешифратор 17 реализует логическую функцию, представленную в таблице.

Одновибратор 54 выполнен на микросхеме 555АГЗ, триггер 53 на микросхеме 555ТМ2, коммутатор 18 - на микросхеме 555КП11.

Устройство работает следующим образом .

Аналоговый звуковой сигнал поступает на информационный вход аналогового компрессора 1, где усиливаетс  операционным усилителем таким образом, чтобы использовалась вс  шкала квантовани  и в то же

врем  клиппирование сигнала было маловеро тным . Затем этот нормированный входной аналоговый сигнал поступает на усилитель (выполненный на резистивной матрице, ключе и операционном усилителе), коэффициент передачи которого задаетс  в виде кода, посту лающего с выхода коммутатора 18, и определ етс  выбранным сегментом характеристики компандировани . (компрессированный сигнал с выхода аналогового компрессора 1 поступает на первый вход вычитател  2, на второй вход которого с выхода преобразовател  3 поступает предсказанное значение входного сигнала .

Предполагаетс , что в начальный момент устройство находитс  в режиме отслеживани  сигнала, т.е. соотношение между сигналами, подаваемыми на первый и второй входы вычитател  2 не превышает динамического диапазона работы преобразовател  3, Если это условие не выполн етс , то по истечении переходного процесса устройство войдет в режим отслеживани  сигнала. Таким образом, на выходе вычитател  2 формируетс  сигнал ошибки предсказани , равный разности предсказанного и истинного значений входных сигналов. С приходом импульсов синхронизации на управл ющий вход преобразовател  3 происходит преобразование аналоговой величины сигнала ошибки предсказани  в соответствующий код, В качестве преобразовател  используетс  микросхема 1107ПВ2, котора  дл  полного цикла преобразовани  требует двух импульсов . Импульсы синхронизации формируютс  в блоке 8 следующим образом. С приходом положительного фронта сигнала внешней синхронизации (фиг.7,а) на вход блока 8 триггеры 33, 34 (фиг.4) устанавливаютс  в нулевое состо ние. Уровень О с выхода триггера 34 переводит распределитель 37 импульсов в режим счета, а уровень О с выхода триггера 33 запускает генератор 35, который начинает вырабатывать пр моугольные тактовые импульсы (фиг.7,6) с периодом 50 не. Тактовые импульсы поступают на входы распределител  37 импульсов v формировател  38. По первому и второму тактовым импульсам распределитель 37 формирует сигнал разрешени , поступающий на вход формировател  38 и разрешает прохождение двух первых тактовых импульсов с выхода генератора 35 через формирователь 38 на первый выход блока 8 (фиг.7,в).

Таким образом, на выходе преобразовател  3 через 100 не по вл етс  цифровой код сигнала ошибки предсказани , который

поступает на входы дешифраторов 10, 11 перегрузки коммутатора 4. Дешифратор 10 вырабатывает сигнал О в случае, когда сигнал ошибки предсказани  превышает 5 динамический диапазон квантовани  преобразовател  3, т.е. произошла перегрузка устройства по крутизне, в остальных случа х на его выходе - 1. Дешифратор 11 формирует сигнал О в том счлучае, если код

10 сигнала ошибки предсказани  превышает по абсолютной величине половину динамического диапазона преобразовател  3,с учетом знака ошибки предсказани , а в остальных случа х на его выходе - 1, Ком5 мутатор 4 в зависимости от сигнала управлени , поступающего на его входы с выходов коммутатора 18, подключает выходы преобразовател  3 к первым информационным входам сумматоров 5 либо с 15 по 9.

0 либо с 14 по 8, либо с 13-по 7, либо с 12 по 6 разр ды. При этом, старший знаковый разр д преобразовател  3 подаетс  во все остальные старшие разр ды сумматора 5. Так как на вторые информационные входы

5 сумматора 5 подаетс  с выхода предсказател  13 через управл емый преобразователь 9 код предсказанного значени  входного сигнала, то на выходе элемента 26 формируетс  истинное значение отсчета

0 входного сигнала, которое по импульсу блока 8 записываетс  в регистр 28 (фиг.2). В состав сумматора 5 включен ограничитель 27. Цифровым сумматором, выполненным на микросхемах 555ИПЗ, присущ

5 следующий недостаток - при переполнении его разр дной сетки возникает ошибка ьо весь динамический диапазон. Дл  исключени  этого недостатка выходной код элемента 26 суммировани  представлен в виде

Q модифицированного кода, знаковые разр ды которого и  вл ютс  сигналом управлени  ограничител  27. При значении знаковых разр дов 01, что соответствует переполнению разр дной сетки элемента 26

5 суммировани  вниз, на выходе ограничител  27 устанавливаетс  минимально разрешенный код (знаковый разр д 1, все остальные 0), при комбинации 10 на выходе ограничител  27 максимально возможное

0 число (знаковый разр д 0, все остальные 1). При всех остальных комбинаци х в знаковых разр дах на выходе элемента 26 (11 или 00) ограничитель 27 передает сигнал со своих входов на выходы и далее на входы реги5 стра 28 без изменени . По третьему тактовому импульсу генератора 35 (фиг.4) распределитель 37 импульсов формирует сигнал управлени , который, поступа  на вход формировател  38 импульсов, пропускает третий тактовый импульс на второй

выход блока 8 (на управл ющий вход сумматора 5, фиг.Т.г), Код с выхода сумматора 5 поступает на дециматор 6, который подавл ет шум квантовани  вне полосы полезного сигнала и понижает частоту дискретизации до стандартной - 48 кГц. В ы- ход дециматора 6  вл етс  выходом устройства .

С выхода сумматора 5 код истинного значени  отсчета входного сигнала одновременно поступает на предсказатель 13. Предсказатель 13 выполнен по схеме интерпол тора первого пор дка, алгоритм работы которого описываетс  выражением Х T-(n+1) (n-1) (1) где X Т (п+1) - код предсказанного значени  входного сигнала в момент времени Т(п+1);

Т - период дискретизации; X Т п и X Т (п-1) - код значени  входного сигнала в моменты времени Т п и Т (п-1) соответственно.

Предсказатель 13 работает следующим образом.

Код X Т п с выхода сумматора 5 поступает на информационные входы регистра 30 и первые входы вычитател  29 (фиг.З). Умножение кода X Т п на два осуществл етс  на первых входах вычитател  29 сдвигом первого слова на один разр д вправо . На вторы§ входы вычитател  29 подаетс  код X Т (п-1), записанный в регистр 30 в предыдущий период дискретизации. Результат вычитани ,  вл ющийс  предсказанным значением (п + 1), через ограничитель 31 подаетс  на информационные входы регистра 32, в который записываетс  по положительному фронту импульса, формируемого блоком 8. Одновременна этим же импульсом в регистр 30 записываетс  код X Т п, который в следующий период дискретизации будет выступать в роли X Т (п-1). Импульс синхронизации предсказател  13 формируетс  в блоке 8 в течение четвертого тактового импульса генератора 35 (фиг.4), аналогично импульсу синхронизации сумматора 5. Код предсказанного значени  (п+1) с выхода предсказател  13 поступает на информационные входы коммутатора 12, на входы управл емого преобразовател  9 кода, формировател  25 импульсов и дешифратора 17.

В соответствии с логической функцией, представленной в таблице, на выходе дешифратора 17 формируетс  цифровой код сегмента характеристики компандировани  - кода шкалы, на котором будет находитьс  следующий отсчет.

Обозначим сигнал на выходах дешифратора 17 - А, а сигнал на выходах регистра 19 - В. Дальнейша  работа устройства определ етс  соотношением кодов А и В, характеризующим состо ние выходов компаратора 14 наличием сигналов: перегрузки преобразовател  3 - на выходе дешифратора 10; перегрузки преобразовател  3 в половину динамического диапазона - на выходе де0 шифратора 11, наличием сигнала изменени  знака на выходе формировател  25 и сигнала признака изменени  кода на выходе блока 21 пам ти. С выходов регистра 19 код В поступает на входы преобразователей

5 22, 23 кода. Преобразователь 22 кода (фиг.6) формирует на своем выходе код, равный по величине В+1, но не более кодэ 11, а преобразователь 23 формирует код, равный В-1, но не менее 00. Положим также, что триггер

0 53 блока 21 пам ти находитс  в нулевом состо нии, при котором на его инверсном выходе установлен уровень 1, который поступает на вход элемента 52 l/l и обеспечивает прохождение через него импульсов

5 синхронизации с четвертого выхода блока 8. Рассмотрим работу устройства в следующих ситуаци х.

Если А В и сигнал перегрузки на выходе дешифратора 10 отсутствует (уровень 1),

0 то уровень 1 с третьего выхода компаратора 14 поступает на второй вход дешифратора 20, что обеспечивает на втором адресном входе коммутатора 18 уровень 1. Одновременно уровень О с первого выхода компа5 ратора 14 поступает на второй вход дешифратора 16 и обеспечивает на его выходе уровень 1, независимо от сигналов, поступающих на третий и четвертый входы дешифратора 16. Таким образом, обеспечиQ ваетс  передача на выход коммутатора 18 сигнала с выхода дешифратора 17. Одновременно , на выходе элемента 15 ИЛИ формируетс  сигнал 1, который через элемент 51 ИЛИ блока 21 поступает на D-вход триггера

5 53 (фиг,5) и записываетс  в него по импульсу синхронизации, поступающему с четвертого выхода блока 8 (фиг.7,ж). На выходе блока

21(фиг.5) формируетс  уровень О, который поступает на элемент 52 И, запреща  прол хождение импульсов синхронизации, т.е. в

блоке 21 пам ти записываетс  информаци  о том, что за врем  анализа код А был больше кода В. Если по вл етс  сигнал перегрузки на выходе дешифратора 10 (уровень 5 0)i то независимо от. сигналов на других входах дешифраторов 16, 20, на их выходах формируетс  сигнал О и 1 соответствен- - но, что обеспечивает передачу на выход коммутатора 18 сигнала с преобразовател 

22кода, т.е. В+1.

Если А В, то на выходе элемента 15 ИЛИ формируетс  уровень 1, который записываетс  в блок 21 пам ти, как было описано выше. При отсутствии-сигнала перегрузки с выхода дешифратора 10, на выходе дешифратора 16 и 20 формируетс  уровень 1. Таким образом, на выход коммутатора 18 подаетс  сигнал с выхода регистра 19. При по влении сигнала перегрузки на выходе дешифратора 10, на выход коммутатора 18 передаетс  сигнал с преобразовател  22 кода, т.е. В+1.

Если А В, то при отсутствии перегрузки на выходе дешифратора 10, на выходе дешифратора 20 формируетс  уровень О. На второй выход компаратора 14 подаетс  уровень 1 и состо ние выхода дешифратора 16 определ етс  сигналами на треьем и четвертом его входах. Если на выходе блока 21 установлен уровень О, т.е. за врем  анализа код А был больше или равен коду В, то на выходе дешифратора 20 формируетс  уровень 1, и на выход коммутатора 18 передаетс  сигнал с выхода регистра 19. В случае, если за период анализа ни разу не было ситуации, когда А В, то сигнал на выходе дешифратора 16 определ етс  наличием изменени  знака кода предсказанного значени . При изменении знака кода предсказанного значени  на выходе предсказател  13 формирователь 25 формирует положительный импульс длительностью 200 не, который поступает на вход дешифратора 16, на его выходе формируетс  уровень О, что обеспечивает передачу на выход коммутатора 18 сигнала с выхода преобразовател  23 кода, т.е. В-1. Одновременно, отрицательный фронт выходного импульса формировател  25 поступает на вход формировател  24, который формирует короткий отрицательный импульс, устанавливающий блок 21 пам ти в начальное состо ние (уровень 1 на его выходе).

Дл  уменьшени  веро тности переклю- чени  коэффициента передачи аналогового компрессора 1 в устройство введен дешифратор 11 перегрузки, который формирует сигнал 1 при превышении сигналом ошибки предсказани  половины динамического диапазона преобразовател  3. Сигнал 1 с выхода дешифратора 11 поступает на вход блока 21 пам ти и записываетс  в него, что исключает изменение кода шкалы при очередном переходе кода сигнала через средний уровень.

Сформированный таким образом сигнал управлени  с выходов коммутатора 18 поступает на входы регистра 19 аналогового компрессора 1, коммутаторов 4, 12 и управл емого преобразовател  9 кода. Коммутатор 12 по существу  вл етс  управл емым цифровым усилителем, который измен ет коэффициент передачи под действием сигнала управлени  синхронно с коэффициен- 5 том передачи аналогового компрессора 1 в соответствии с выбранным сегментом характеристики компандировани . Так как коэффициент передачи выбран кратным двойке, то цифровое усиление осуществл 0 етс  сдвигом всех разр дов, кроме знакового , выходного кода предсказател  13 на один, два или три разр да вправо. Преобразованный таким образом код предсказанного значени  отсчета входного сигнала

5 поступает на вход преобразовател  7, где записываетс  в его входной регистр по отрицательному фронту импульса (фиг.7,д), поступающего с третьего выхода блока 8. Этим же фронтом в регистр 19 записываетс 

0 коде выхода коммутатора 18, Затем преобразователь 7 преобразует код в аналоговый сигнал, который поступает на второй вход вычитател  2.

Сигнал с выхода коммутатора 18 посту5 пает также на коммутатор 4 и на преобразователь 9 кода. Коммутатор 4 в зависимости от сигнала управлени  осуществл ет сдвиг кода сигнала ошибки преобразовани  таким образом, чтобы скомпенсировать усиле0 ние входного и предсказанного сигналов .в аналоговом компрессоре 1 и коммутаторе 12 в результате действи  сигнала управлени . Назначение управл емого преобразовател  9 состоит в согласовании

5 положительной цифровой и отрицательной аналоговой цепей обратной св зи. Действительно , в устройстве в качестве преобразовател  8 применена двенадцатиразр дна  микросхема 1108ПА1А, код на выходе пред0 сказател  13 п тнадцатиразр дный, что приводит при кодировании сигналов большого уровн  (когда коэффициент передачи коммутатора 12 равен единице) к отбрасыванию в процессе преобразовани  в цепи

5 отрицательной обратной св зи трех младших разр дов. Однако, в цепи положительной (цифровой) обратной св зи на вход сумматора 5 подаютс  все разр ды предсказанного значени  входного сигнала с выхоQ да предсказател  13. Управл емый преобразователь 9 в зависимости от сигнала управлени  либо пропускает на свой выход три младших разр да кода с выхода предсказател  13, либо записывает 0 в один,

е в два, в три младших разр да. Остальные более старшие разр ды кода с выхода предсказател  13 проход т через преобразователь 9 кода без изменений.

Импульс синхронизации блока 21 пам ти вырабатываетс  блоком 8. По началу тактового импульса генератора 35 (фиг,4) распределитель 37 импульсов формирует сигнал управлени , который поступает на вход формировател  38, на выходе которого формируетс  импульс, поступающий на блок 21 пам ти (фиг.7,ж). Одновременно в течение п того тактового интервала распределитель 37 формирует короткий импульс, поступающий на вход триггера 34, устанавлива  его в единичное состо ние, что переводит распределитель 37 а режим параллельной записи . Пои по влении положительного фронта шестого тактового импульса генератора 35 распределитель 37 на втором выходе формирует положительный перепад, по которому формирователь 36 вырабатывает короткий тпульс поступающий на вход триггера 33, устанавлива  его в единичное состо ние и запреща  работу генератора 3

С приходом очередного импульса пуска на вхоп блока 8 работа устройства повторитс , как описано выше.

Таким обоазом, изобретение позвол ет повысить точность кодировани  звукового сигнала за счет уменьшени  инструментальных ошибок и замены шумов перегрузки по крутизне на шум (более грубого) квантовани ,

Claims (1)

1. Формула изобретени  Устройство дл  кодировани  аналоговых сигналов, содержащее аттенюатор, выход которого соединен с первым входом вычитател , выход которого соединен с информационным входом аналого-цифрового преобразовател , выходы которого соединены с соответствующими информационными входами первого коммутатора , выходы которого соединены с соответствующими первыми информационными входами сумматора, выходы сумматора соединены с соответствующими входами дециматора и информационными входами предсказател , выходы которого соединены с соответствующими информационными входами второго коммутатора , выходы которого соединены с соответствующими информационными входами цифроаналогового преобразовател , программно-временной блок, вход которого  вл етс  входом Пуск устройства, первый, второй м третий выходы программно-временного блока соединены с управл ющими входами соответственно аналого-цифрового преобразовател , сумматора и цифроана- логового преобразовател , выходы дециматора  вл ютс  выходами устройства , отличающеес  тем, что, с целью повышени  точности работы устройства, в него введены преобразователи кода, де-, шифраторы, компаратор, третий коммута.

   тор, регистр, элемент ИЛИ, блок пам ти и формирователи импульсов, вход аттенюатора  вл етс  информационным входом устройства , выход цифроаналогового

   преобразовател  соединен с вторым входом вычитател , управл ющий вход предсказател  объединен с управл ющим входом регистра и подключен к третьему выходу программно-временного блока, вхо0 ды первого и второго дешифраторов объединены соответственно и подключены к соответствующим выходам аналого-цифрового преобразовател , выход первого дешифратора соединен с первыми входами

   5 третьего и четвертого дешифраторов, выходы которых соединены соответственно с первым и вторым адресным входами третьего коммутатора, выходы которого соединены с соответствующими информационными

   0 входами регистра, адресными входами первого , второго коммутаторов, управл ющими входами аттенюатора и первого преобразовател  кода, выходы которого соединены с соответствующими вторыми информацион5 ными входами сумматора, информационные входы первого преобразовател  кода объединены с соответствующими входами п того дешифратора и первого формировател  импульсов и подключены

   0 к соответствующим выходам предсказател , выходы регистра соединены с соответствующими входами первого, второго преобразователей кода, входами компаратора , первыми информационными входами

   5 тоетьвго коммутатора, выходы первого и второго преобразователей кода соединены соответственно с соответствующими вторыми и третьими информационными входами третьего коммутатора, выходы п того де0 шифратора соединены с соответствующими четвертыми информационными входами третьего коммутатора и вторыми входами компаратора, первый, второй и третий выходы которого соединены соответственно с

   5 вторым входом третьего дешифратора, первым ЕХОДОМ элемента ИЛИ и с вторыми входами элемента ИЛИ и четвертого дешифратора, выход элемента ИЛИ соединен с первым информационным входом бло0 ка п.эм ти, выход которого соединен с третьим входом третьего дешифратора, выход первого формировател  импульсов сое- динен непосредственно с четвертым входом третьего дешифратора и через вто5 рой формирователь импульсов с установочным входом блока пам ти, четвертый выход программно-временного блока и выход второго дешифратора соединены соответственно с управл ющим и вторым информационным входами блока пам ти.

   Фиг. 16

   27

   13

   29

   /V

   Фиг. 2

   П

   I

   Фиг.д

   Фи&Л

   ri

   969frZ9l

   S MQ)

   Т 1,308 мнс

   Фиг.6

   ж

   Л.

   JLt

   JL