RU2117389C1

RU2117389C1 - Устройство для аналого-цифрового преобразования

Info

Publication number: RU2117389C1
Application number: RU95111917A
Authority: RU
Inventors: Л.Г. Геворков; В.Д. Лаптев; Ю.Н. Агафонов
Original assignee: Государственный научный центр Институт ядерных исследований РАН
Priority date: 1995-07-13
Filing date: 1995-07-13
Publication date: 1998-08-10
Also published as: RU95111917A

Abstract

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных и измерительных системах. Цель изобретения - повышение точности. Устройство содержит аналоговые компараторы, элементы аналоговой памяти, регистры, цифроаналоговые преобразователи и D-триггеры. 1 ил.

Description

Изобретение относится к аналого-цифровым преобразователям (АЦП) и может быть использовано в вычислительных системах, сигнал-процессорах и любых других устройствах, где требуется аналого-цифровое преобразование.

Известно устройство [1] для аналого-цифрового преобразования, содержащее 2ⁿ компараторов, 2ⁿ источников опорного напряжения и шифратор, переводящий унитарный позиционный 2ⁿ разрядный код с выходов компараторов в n-разрядный двоичный код (n - количество разрядов в коде АЦП). Это устройство имеет самое малое среди АЦП время τ преобразования, определяемое лишь суммой времени t₁, необходимого для срабатывания одного компаратора и времени t₂ срабатывания шифратора
τ>t₁+t₂ (1)
Однако этот АЦП обладает и самыми высокими среди АЦП аппаратурными затратами, требуя наличия 2ⁿ компараторов, 2ⁿ источников разных опорных напряжений и log_n (2ⁿ) ступенчатого шифратора, состоящего из (2ⁿ- 1)/(n-1) n - разрядных шифраторов.

Наиболее близким к изобретению является устройство [2] для аналого-цифрового преобразования, содержащее (n-1) последовательно соединенных элементов аналоговой памяти, n компараторов, n регистров, шину синхронизации и шину измеряемого сигнала, причем шина измеряемого сигнала соединена с первым входом первого компаратора и со входом первого из последовательно соединенных элементов аналоговой памяти, выход каждого из которых подключен к первому входу (i+1)-го компаратора, выход i-го компаратора соединен с D-входом i-го разряда i-го регистра, выходы разрядов i-го регистра подключены к D-входам одноименных разрядов (i+1)-го регистра, входы синхронизации регистров соединены с шиной синхронизации, выходы n-го регистра являются выходами устройства, а на второй вход первого компаратора подается опорный аналоговый сигнал.

Однако это устройство обладает высокими аппаратурными затратами и невысокой точностью (высокой погрешностью преобразования), связанной с тем, что в каждом элементе аналоговой памяти, выполненном в виде аналогового регистра, происходит не только запоминание сигнала, поданного на его вход, но и вычисление разности между входным сигналом и опорным. Высокие аппаратурные затраты обусловлены необходимостью наличия в составе аналогового регистра элементов, выполняющих эти процедуры (сумматоры с инверсным входом) и элементов, выполняющих коммутацию на выход аналогового регистра либо входного сигнала, либо разности между ним и опорным сигналом. Низкая точность обусловлена тем, что погрешность Δ_out выходного сигнала A_out аналогового регистра содержит в себе погрешность Δ_ref, внесенную при вычислении разности, погрешность Δ_c коммутации и погрешность Δ_m, внесенную элементом аналоговой памяти
Δ_out≤ Δ_ref+Δ_c+Δ_m.
При последовательном соединении n звеньев суммарная погрешность данного устройства составит
Δ = nΔ_out≤n(Δ_ref+Δ_c+Δ_m). (2)
Задачей изобретения является уменьшение аппаратурных затрат и повышение точности (уменьшение погрешности) аналого-цифрового преобразования.

Задача решается тем, что в устройство введено (n-1) цифроаналоговых преобразователей, при этом входы i-го цифроаналогового преобразователя соединены с выходами i-го регистра, выход i-го цифроаналогового преобразователя подключен к второму входу (i+1)-го компаратора.

На чертеже представлена блок-схема устройства для аналого-цифрового преобразования.

Устройство содержит n аналоговых компараторов 1, (n-1) последовательно соединенных элементов 2 аналоговой памяти, n регистров 3 и (n-1) цифроаналоговых преобразователей 4, причем i-тый регистр 3 содержит i разрядов. Выход i-го элемента 2 аналоговой памяти подключен к первому входу 5 (i+1)-го компаратора, выход 6 i-го компаратора 1 соединен с D-входом 7 i-го триггера 8 i-го регистра 3 (этот триггер 8 в этом регистре 3 является триггером старшего разряда). Выходы 9 триггеров 8 разрядов i-го регистра 3 подключены к D-входам 10 триггеров одноименных разрядов (i+1)-го регистра 3 и к i входам 11 i-го цифроаналогового преобразователя 4, выход 12 которого подсоединен к второму входу 13 (i+1)-го компаратора 1. К входу 5 первого компаратора 1 подключена шина 14 измеряемого сигнала, входы 15 синхронизации всех регистров 3 соединены с шиной 16 синхронизации, а выходы 9 последнего n-го регистра 3 являются выходами устройства.

Устройство работает следующим образом.

На вход 14 устройства подается аналоговый сигнал A_x, сопровождаемый последовательностью синхронизирующих сигналов CЗ на шине 16.

Первый (i=1) из компараторов 1 сравнивает A_x, поступивший на его первый вход 5, с поданным на его второй вход 13 опорным аналоговым сигналом B₁ = A_max/2, где A_max - максимально возможное значение измеряемого сигнала.

Выходной бинарный сигнал C1 на выходе 6 первого компаратора 1 определяется следующей функцией:

Таким образом, через время t₁ единичный сигнал на выходе 6 компаратора 1 будет свидетельствовать о том, что старший двоичный символ a_x1 в кодовом отображении сигнала
A_x= ∑ a_xi2^n-i
равен единице.

Сигнал CЗ с шины 16 синхронизации поступает на входы 15 синхронизации всех регистров 3 с частотой F = 1/T, (причем T >t₁) и инициирует запись состояния C₁ выхода 6 первого компаратора 1 в первый регистр 3 (состоящий лишь из одного триггера 8) и запись A_x в первый элемент 2 аналоговой памяти;
i-й цифроаналоговый преобразователь 4 формирует из кода (b₁b₂...b_j...b_i) состояния i-го регистра 8 аналоговую величину
B_i= (A_max/2ⁿ)∑ b_j2^n-j,
где
b_i+1= 1 всегда;
i-й компаратор 1 сравнивает сигнал A_x, поступающий на его вход 5 с выхода (i-1)-го элемента 2 аналоговой памяти, с поданным на его вход 13 с выхода 12 (i-1)-го цифроаналогового преобразователя 4 опорным аналоговым сигналом
B_i= (A_max/2ⁿ)∑ b_j2^n-j.
Выходной бинарный сигнал Ci i-го компаратора 1 определяется функцией

Таким образом, через время t₁ единичный сигнал на выходе 6 i-го компаратора 1 будет свидетельствовать о том, что i-й двоичный символ a_xi в кодовом отображении сигнала
A_x= ∑ a_xi2^n-i
равен единице, нулевой же сигнал на выходе 5 i-го компаратора 1 будет свидетельствовать о том, что a_xi= 0.

Сигнал CЗ 16 поступает на входы 15 синхронизации всех регистров 3 с частотой F = 1/T (причем T > t₁) и инициирует запись состояния C_i выхода 6 i-го компаратора 1 в старший i-й триггер 8 i-го регистра 3 (состоящего из i триггеров) и запись A_x в i-й элемент 2 аналоговой памяти. В остальные (i-1) младшие разряды i-го регистра 3 переписываются состояния триггеров 8 предыдущего (i-1)-го регистра 3.

Таким образом, в каждый момент времени t в i-ом элементе 2 аналоговой памяти будет записано аналоговое значение сигнала A_x _an(t-iT), поданного на вход 14 устройства (t-iT) секунд ранее, то есть i тактов ранее, а в соответствующем i-м регистре 3 будут записаны i старших разрядов этого аналогового сигнала A_x _an(t-iT).

В частности, в последнем n-ом регистре 3 будет записан двоичный n-разрядный код A_x(t-nT) аналогового сигнала A_x _an(t-nT), поданного на вход 14 устройства n тактов (то есть nT секунд) ранее.

Время τ = T между двумя последовательными различными подачами сигнала на вход 14 устройства, то есть мертвое время устройства, не может быть меньше, чем длительность t₁ срабатывания компаратора 1 с длительностью t₃ переключения регистра 3 и длительностью t₄ срабатывания цифроаналогового преобразователя 4
T > t₁ + t₃ + t₄ (3)
Погрешность, возникающая на выходе элемента аналоговой памяти составляет τ, следовательно суммарная погрешность преобразования без учета погрешности, вносимой компараторами составит
Δ = nΔ_m, (4) (3).

что заведомо меньше, чем погрешность прототипа (2).

Предлагаемое устройство может быть выполнено в виде микросхемы и позволит создать быстродействующий, но аппаратурно экономичный аналого-цифровой преобразователь с мертвым временем, пропорциональным лишь однократному времени уравновешивания, так же как в параллельном АЦП, но с количеством элементов пропорциональным (а не экспоненциально зависящим) количеству разрядов.

В частности, при применении для быстрого преобразования большого количества (порядка 10⁷) аналоговых сигналов в 10-разрядный код оно позволит уменьшить аппаратурные затраты (по сравнению с параллельным АЦП, например микросхемой фирмы Analog Devices, которая была применена в отсутствии предлагаемого устройства) примерно в 2¹⁰/10 = 102,4 раза.

Источники информации
1. Якубовский С. В. и др. Аналоговые и цифровые интегральные микросхемы. Справочное пособие.- М.: Радио и связь, 1985, с. 353-354.

2. Патент Великобритании N 2145889, кл. H 03 M 1/38, 1985.

Claims

Устройство для аналого-цифрового преобразования, содержащее n-1 последовательно соединенных элементов аналоговой памяти, n компараторов, n регистров, шину синхронизации и шину измеряемого сигнала, причем шина измеряемого сигнала соединена с первым входом первого компаратора и входом первого из последовательно соединенных эелементов аналоговой памяти, выход каждого из которых подключен к первому входу (i + 1)-го компаратора, выход i-го компаратора соединен с D-входом i-го разряда i-го регистра, выходы разрядов i-го регистра подключены к D-входам одноименных разрядов (i + 1)-го регистра, входы синзронизации регистров соединены с шиной синхронизации, выходы n-го регистра являются выходами устройства, а на второй вход первого компаратора подается опорный аналоговый сигнал, отличающееся тем, что в устройство введено n - 1 цифроаналоговых преобразователей, при этом входы i-го цифроаналогового преобразователя соединены с выходами i-го регистра, выход i-го цифроаналогового преобразователя подключен к второму входу (i + 1)-го компаратора.