SU1571761A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к цифровой измерительной и вычислительной технике, может быть использовано дл  преобразовани  аналоговых величин в цифровые и позвол ет повысить помехозащищенность аналого-цифрового преобразовател  и расширить функциональные возможности. Это достигаетс  тем, что в преобразователь, содержащий генератор 4 импульсов, блок 6 сравнени , цифроаналоговый преобразователь 7, блок элементов ИЛИ 8, регистр 10 последовательного приближени , регистр 9 сдвига, посто нное запоминающее устройство 11, введены блок 5 синхронизации, регистр 12, мажоритарный элемент 13, цифровой коммутатор 15, элемент ИЛИ 14. Аналого-цифровой преобразователь выполнен в избыточном измерительном коде (например, коде "золотой" пропорции), а уравновешивание осуществл етс  по модифицированному способу поразр дного кодировани  с одновременным включением, кроме основного разр да, кода добавки за счет младших разр дов. Часть избыточности кода используетс  на автокомпенсацию помех на тактах кодировани  старшими разр дами, на K-тактах кодировани  младшими разр дами врем  такта увеличено, на последних тактах применена мажоритарна  обработка нечетного числа результатов сравнени  входного и компенсирующего сигналов. 1 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к цифровой измерительной и вычислительной технике и может быть использовано дл  преобразовани  аналоговых величин в циф- ровые.

Цель изобретени  - повышение помехозащищенности и расширение функциональных возможностей.

На фиг.1 приведена-функциональна  схема преобразовател ; на фиг.2 - функциональна  схема блока синхронизации; на фиг.З - временные диаграммы работы блока синхронизации.

Преобразователь содержит входную шину 1, шину 2 запуска, шину 3 задани  режима, генератор 4 импульсов, блок 5 синхронизации, блок 6 сравнени , цифроаналоговый преобразователь 7, блок 8 элементов ИЛИ, регистр 9 сдвига, регистр 10 последовательного приближени , посто нное запоминающее устройство (ПЗУ) 11, регистр 12, мажоритарный элемент 13, элемент ИЛИ 14, цифровой коммутатор 15, первую 16 и вторую-17 выходные шины, вход Т8 синхронизации и выход 19 блока 5.

Блок 5 образует элемент НЕ 20, счетчик 21, блок 22 сравнени , элемент ИЛИ 23, счетчик-дешифратор 24, элемент И 25, одновибратор 26, цифровой коммутатор 27 и элемент НЕ 28.

Преобразователь работает следующим образом.

При подаче разрешающего сигнала на шину 2 генератор 4 начинает вырабатывать положительные импульсы большой скважности. Передний фронт указанных импульсов разрешает запись выходного сигнала блока 6 в регистр 12, а задний фронт стробирует регистры 9 и 10 (необходима  дл  этого инвер-1 сии импульсов осуществл етс  в блоке 5).

При этом если номер такта кодировани  i меньше числа n-К, задаваемог двоичным кодом по шине 3, то частота стробировани  регистров 12, 9 и 10 равна частоте импульсов генератора 4

8противном случае, начина  с такта .кодировани  , частота стробировани  регистра 12 остаетс  прежней,

а частота стробировани  рот истров 9 и 10 становитс  в 1 раз меньше, что соответствует удлинению такта в 1раз Изменение частоты следовани  тактовы импульсов достигаетс  в блоке 5.

Известный алгоритм поразр дного кодировани  реализуетс  в регистре 10, но в соответствии с модифицированным алгоритмом поразр дного кодировани  одновременно с включением каждого разр да на выходе регистра

9формируетс  дополнительный код. Последний суммируетс  в. блоке 8 с кодом по входу регистра 10. Поэтому нар ду с включением основного разр да цифроаналогового преобразовател  7 происходит включение группы младших разр дов. На следующем такте кодировани  независимо от выходного сигнала блока 6 в регистре 9 происходит сдвиг информации, что соответствует уменьшению веса дополнительных разр дов в о раз. ( о/- основание избыточного кода). Первоначальна  запись кода добавки к первому разр ду происходит по входу данных регистра 9 сдвига с выхода ПЗУ 11, перед началом преобразовани  при наличии на входе разрешени  записи соответствующего сигнала.

На тактах кодировани  с 1-го по (п-т)-й выходной сигнал блока 6 поступает на вход данных регистра 10 непосредственно с выхода первого разр да регистра 12.

51

Последнее происходит в результате прохождени  сигнала данных через цифровой коммутатор 15 с первого входа на выход. При этом на всех входах элемента ИЛИ 14 отсутствуют сигналы высокого уровн  включени  последних m разр дов и на его выходе присутствует низкий уровень, который и управл ет цифровым коммутатором 15 согласно описанному.

При функционировании устройства на п младших тактах кодировани  на одном из входов элемента ИЛИ 14 присутствует сигнал высокого уровн , вырабатываемый регистром 10 дл  включени  соответствующих разр дов. В результате цифровой коммутатор 15 передает информацию на вход данных регистра 10 с выхода мажоритарного элемента 13, причем гак как длительность такта кодировани  в этом случае в 1 раз больше, чем период стро- бировани  регистра 12, то на входе мажоритарного элемента 13 к концу такта кодировани  накапливаетс  i выходных сигналов блока 6.

Мажоритарный элемент 13 осуществл ет известную функцию решение по большинству, т.е. его выход устанавливаетс  в состо ние 1, если больше половины входов имеют состо ние 1, в состо ние О, если больше половины его входов имеют состо ние О

В конце кодировани  на выходе регистра 10 формируетс  кодовый эквивалент входного аналогового сигнала, который передаетс  на чиину 16 и может быть считан внешним устройством по сигналу конца преобразовани  на шине 17. Одновременно этот сигнал, поступа  на вход сброса блока 5 и вход разрешени  записи регистра 9, устанавливает их в начальное состо ние . Регистр 10 устанавливаетс  в начальное состо ние с приходом следующего синхроимпульса,

На этом цикл работы аналого-цифрового преобразовател  заканчиваетс 

Работа блока 5 синхронизации по сн етс  временными диаграммами на фиг.3.

Блок 22 предназначен дл  .управлени  цифровым коммутатором 27, который коммутирует на выход 19 блока тактовые импульсы с периодом следовани , равным периоду следовани  импульсов на выходе генератора 4, либо импуль176 6

сы с 1-го выхода счетчика-дешифратора 24 с периодом следовани  в 1 раз больше.

Счетчик 21 осуществл ет подсчет числа синхронизирующих импульсов.

Элемент НЕ 20 обеспечивает синхронизацию счетчика по заднему фронту импульсов . Если на выходе счетчика 21,

Ю т.е. по второму входу блока 22, значение двоичного кода меньше 4ем значение , задаваемое по первому входу, выход блока 22 находитс  в состо нии высокого уровн . При этом цифровой

)5 коммутатор 27 пропускает синхронизирующие импульсы с первого входа на выход. Одновременно счетчик-дешифратор 24 сбрасываетс  в исходное состо ние за счет высокого уровн  на вы20 ходе элемента ИЛИ 23.

В момент, когда на выходе счетчика 21 значение кода становитс  равным значению, задаваемому по шине 3, на выходе блока 22 сравнени  по вл етс 

25 сигнал низкого уровн , который переключает цифровой коммутатор 27 на пропускание сигналов с выхода счетчика-дешифратора 24. Последний начинает подсчет импульсов, так как его вход

30 сброса обнул етс  элементом ИЛИ 23. При поступлении числа 1 синхронизирующих импульсов сигнал высокого уровн  на выходе счетчика-дешифратора 24 разрешает прохождение синхроимjc пульса через элемент И 25 на второй вход второго цифрового коммутатора 27 и на выход блока 5 (с инверсией в элементе НЕ 28).

Одновибратор 26 после прохождени 

40 указанного импульса по его заднему фронту формирует импульс сброса, поступающий через элемент ИЛИ 23 на вход сброса счетчика-дешифратора 24. На последующих тактах цикл возоб45 новл етс .

Сброс блока 5 в исходное состо ние после окончани  цикла кодировани  осуществл етс  по входу сброса счетчика 21.

50

Claims (2)

1. Аналого-цифровой преобразователь , содержащий генератор импульсов, 55 выход которого соединен с входом синхронизации блока синхронизации, выход которого соединен с входом синхронизации регистра сдвига, блок сравнени , первый вход которого  вл 

етс  входной шиной, второй вход соединен с выходом цифроаналогового преобразовател , входы которого соединены с соответствующими выходами блока элементов ИЛИ, первые входы которого соединены с соответствующими выходами регистра сдвига, вторые входы соединены с соответствующими выходами первой и второй групп выходов регистров последовательного приближени  и  вл ютс  первой выходной шиной, информационные входы регистра сдвига соединены1с соответствующими выходами посто нного запоминающего устройства , отличающийс  тем, что, с целью увеличени  помехозащищенности и расширени  функциональных возможностей, введены регистр, мажоритарный элемент, цифровой коммутатор , элемент ИЛИ, причем входы задани  режима блока синхронизации  вл ютс  линией .задани  режима, выход1 соединен с входами синхронизации регистра сдвига, входом сброса регист- ра последовательного приближени , соединен с выходом регистра последовательного приближени  и  вл етс  второй выходной шиной, вход генератора импульсов  вл етс  шиной запуска, а выход соединен с входом синхронизации регистра,, информационный вход которого соединен с выходом блока сравнени , выходы регистра соединены с соответствующими входами межоритар- ного элемента, первый выход регистра соединен с первым информационным входом цифрового коммутатора, второй информационный вход которого соединен с выходом мажоритарного элемента, вход управлени  через элемент ИЛИ со

0

5

0

5

0

5

0

единен с соответствующими выходами второй группы выходов регистра последовательных приближений, а выход цифрового коммутатора соединен с входом данных регистра последовательного приближени .

2. Преобразователь по п.1, отличающийс  тем, что блок синхронизации выполнен на двух эле-4 ментах НЕ, счетчике, блоке -сравнени , счетчике-дешифраторе, элементе ИЛИ, элементе И, одновибраторе, цифровом коммутаторе, первые входы блока сравнени   вл ютс  входами задани  режима блока, вход сброса счетчика  вл етс  входом сброса блока, вход синхронизации которого объединен с входом счетчика-дешифратора, с первыми входами элемента И, с первым информационным входом цифрового коммутатора и с входом первого элемента НЕ, выход которого соединен со счетным входом счетчика, выходы которого оединены с соответствующими вто, ми входами блока сравнени , выход которого соединен с входом управлени  цифрового коммутатора и с первым входом элемента ИЛИ, выход которого соединен с входом сброса счетчика-дешифратора, выход которого соединен с вторым входом элемента И, выход которого соединен с вторым информационным входом цифрового коммутатора и с входом од- новибратора, выход которого соединен с вторым входом элемента ИЛИ, выход цифрового коммутатора соединен с входом второго элемента НЕ, выход которого  вл етс  выходом блока.

J

70

Фиг 2 2 п-И-1 п-К /7-Х+1 л-н- f-ft