JPS6037657B2 - Dpcm装置 - Google Patents
Dpcm装置Info
- Publication number
- JPS6037657B2 JPS6037657B2 JP11211876A JP11211876A JPS6037657B2 JP S6037657 B2 JPS6037657 B2 JP S6037657B2 JP 11211876 A JP11211876 A JP 11211876A JP 11211876 A JP11211876 A JP 11211876A JP S6037657 B2 JPS6037657 B2 JP S6037657B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- signal
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
本発明はDPCM(DifferentiaI Pul
se CodeMod山ation)方式のDPCM装
置に関する。
se CodeMod山ation)方式のDPCM装
置に関する。
ここでDPCM方式とは過去のサンプル値から次のサン
プル値を予測し、実際の値と予測値の差を伝送し、例え
ば復号ではその差信号を積分して元の信号を得る方式で
ある。第1図にDPCM方式の符号器、復号器の両方を
兼用した従来よりの回路構成図を示す。
プル値を予測し、実際の値と予測値の差を伝送し、例え
ば復号ではその差信号を積分して元の信号を得る方式で
ある。第1図にDPCM方式の符号器、復号器の両方を
兼用した従来よりの回路構成図を示す。
第1図において、1は減算器、2はA/Dコンバータ、
3は符号器(a側)−復号器(b側)功換スイッチ、4
は加算器、5は予測器、6はD/Aコンバータ、IN1
,OUTI端子はそれぞれ符号器として本回路を使用し
た時の入力端、出力端、IN2,OUT2端子はそれぞ
れ復号器として本回路を使用した時の入力機、出力端で
ある。普通予測器5はシフトレジスタの様な遅延回路で
構成するので、予測器5はの初期値が不定であることが
多い。このため切換スイッチ3をb側に接続し、復号器
として本回路を用いる場合、予測器5はの初期値が復号
器の誤差となって出力端OUT2に出てくる。またこの
誤差をなくすために予測器5の初期値を急激にゼロにす
ると、そのゼロにした点でノイズが生じるという欠点が
あった。本発明はかかる欠点に鑑み提案されたもので、
誤差、ノイズが生じないDPCM装置を提供しようとす
るものである。
3は符号器(a側)−復号器(b側)功換スイッチ、4
は加算器、5は予測器、6はD/Aコンバータ、IN1
,OUTI端子はそれぞれ符号器として本回路を使用し
た時の入力端、出力端、IN2,OUT2端子はそれぞ
れ復号器として本回路を使用した時の入力機、出力端で
ある。普通予測器5はシフトレジスタの様な遅延回路で
構成するので、予測器5はの初期値が不定であることが
多い。このため切換スイッチ3をb側に接続し、復号器
として本回路を用いる場合、予測器5はの初期値が復号
器の誤差となって出力端OUT2に出てくる。またこの
誤差をなくすために予測器5の初期値を急激にゼロにす
ると、そのゼロにした点でノイズが生じるという欠点が
あった。本発明はかかる欠点に鑑み提案されたもので、
誤差、ノイズが生じないDPCM装置を提供しようとす
るものである。
以下本発明の一実施例を図面に基づいて説明する。
第2図はそのブロック図を示し、第1図に示す従来回路
に、1量子化ステップ回路7を設け、瓜1端子を接地し
た構成としている。この1童子化ステップ回路7は入力
が正の時“1”、負の時“一1”、ゼロの時“0”を出
力する機能を有するものとする。この回路7を復号器と
して用いる時、まず切襖スイッチ3をa側に接続し、予
測器5の初期値を1量子化ステップ回路7を通して1量
子化ずつ減少させ、徐々にゼロにする。次に予測器5の
初期値がゼロになったら、切換スイッチ3をb側に接続
して、IN2を入力端、OUT2を出力端とする復号器
を構成する。この様に予測器5はの初期値を徐々にゼロ
とするので、初期値誤差のないしかもノイズの発生しな
い復号器ができる。第3図は本発明の他の実施例を示す
。
に、1量子化ステップ回路7を設け、瓜1端子を接地し
た構成としている。この1童子化ステップ回路7は入力
が正の時“1”、負の時“一1”、ゼロの時“0”を出
力する機能を有するものとする。この回路7を復号器と
して用いる時、まず切襖スイッチ3をa側に接続し、予
測器5の初期値を1量子化ステップ回路7を通して1量
子化ずつ減少させ、徐々にゼロにする。次に予測器5の
初期値がゼロになったら、切換スイッチ3をb側に接続
して、IN2を入力端、OUT2を出力端とする復号器
を構成する。この様に予測器5はの初期値を徐々にゼロ
とするので、初期値誤差のないしかもノイズの発生しな
い復号器ができる。第3図は本発明の他の実施例を示す
。
第3図において、1量子化ステップ回路8は切換スイッ
チ9をc側に接続すると第2図の1量子化ステップ回路
7と同様な働きをし、切襖スイッチ9をd側に接続する
とA/Dコンバータ2の出力をそのまま出力するもので
ある。今切換スイッチ3をa側接続し、切換スイッチ9
をd側接続した場合、INIを入力端子、OUTIを出
力端子とする差分符号器となる。一方切操スイッチ3を
a側接続し、切換スイッチ9をc側接続した場合は、I
NIを入力端子、OUTIを出力端子とする定差符号器
となる。本回路を復号器として使用するには、まず切換
スイッチ3をa側に、切換スイッチ9をc側に接続し、
回路8を1量子化ステップ回路とし、INl端子をゼロ
入力として予測器5はの初期値を徐々にゼロにする。
チ9をc側に接続すると第2図の1量子化ステップ回路
7と同様な働きをし、切襖スイッチ9をd側に接続する
とA/Dコンバータ2の出力をそのまま出力するもので
ある。今切換スイッチ3をa側接続し、切換スイッチ9
をd側接続した場合、INIを入力端子、OUTIを出
力端子とする差分符号器となる。一方切操スイッチ3を
a側接続し、切換スイッチ9をc側接続した場合は、I
NIを入力端子、OUTIを出力端子とする定差符号器
となる。本回路を復号器として使用するには、まず切換
スイッチ3をa側に、切換スイッチ9をc側に接続し、
回路8を1量子化ステップ回路とし、INl端子をゼロ
入力として予測器5はの初期値を徐々にゼロにする。
そして切換スイッチ3をb側に接続して、被復号信号を
IN2端子に入力し、復号信号をOUT2端子に出力す
る復号器を構成する。この様な構成とすることにより本
回路は符号器、復号器のいずれかでも使用でき、しかも
初期値誤差のない、しかもノイズの発生のない復号器が
実現できる。第4図は1量子化ステップ回路7又は8の
回路の一具体例を示すものである。
IN2端子に入力し、復号信号をOUT2端子に出力す
る復号器を構成する。この様な構成とすることにより本
回路は符号器、復号器のいずれかでも使用でき、しかも
初期値誤差のない、しかもノイズの発生のない復号器が
実現できる。第4図は1量子化ステップ回路7又は8の
回路の一具体例を示すものである。
第4図において、10,1 1はインバータ、12,1
4はAND回路、16,17はNOR回路、18〜21
はOR回路である。ここでは4ビットのDPCMを例に
して説明する。n,o,p,qはA/Dコンバータ2の
出力ビットで、nはMSBとし、r〜uは本回路の出力
とする。以下m=0の場合について説明する。m=であ
るのでAND回路13〜16のゲートが閉じられる。M
SBが“1”の時AND回路12出力が“1”になりO
R回路18〜20の出力が“1”になる。またNOR回
路17の出力は“0”となり、NOR回路16の出力が
“1”となるためOR回路21の出力は“1”になる。
つまりMSBが“1”の時本回路の出力r,s,t,u
はすべて“1”になる。従って本回路に負のディジタル
量がA/Dコンバータ2から入ると、出力に“一1”を
出すことになる。次にMSBが“0”の時AND回路1
2出力が“0”になり、OR回路18〜20出力は“0
”になる。またNOR回路1 7はn,o,pのいずれ
かが‘‘1”であれば出力は“0”となり、NOR回路
16出力が“1”になり、OR回路21出力は入力n〜
qがすべて“0”以外の時は“1”となる。つまり本回
路に正のディジタル量がA/Dコンバータ2から入ると
出力に“1”を出すことになり、本回路に入力する量が
“0”の時世力を出すことになる。次にm:1の場合に
ついて説明する。
4はAND回路、16,17はNOR回路、18〜21
はOR回路である。ここでは4ビットのDPCMを例に
して説明する。n,o,p,qはA/Dコンバータ2の
出力ビットで、nはMSBとし、r〜uは本回路の出力
とする。以下m=0の場合について説明する。m=であ
るのでAND回路13〜16のゲートが閉じられる。M
SBが“1”の時AND回路12出力が“1”になりO
R回路18〜20の出力が“1”になる。またNOR回
路17の出力は“0”となり、NOR回路16の出力が
“1”となるためOR回路21の出力は“1”になる。
つまりMSBが“1”の時本回路の出力r,s,t,u
はすべて“1”になる。従って本回路に負のディジタル
量がA/Dコンバータ2から入ると、出力に“一1”を
出すことになる。次にMSBが“0”の時AND回路1
2出力が“0”になり、OR回路18〜20出力は“0
”になる。またNOR回路1 7はn,o,pのいずれ
かが‘‘1”であれば出力は“0”となり、NOR回路
16出力が“1”になり、OR回路21出力は入力n〜
qがすべて“0”以外の時は“1”となる。つまり本回
路に正のディジタル量がA/Dコンバータ2から入ると
出力に“1”を出すことになり、本回路に入力する量が
“0”の時世力を出すことになる。次にm:1の場合に
ついて説明する。
この時AND回路1 8〜20出力が開かれ、AND回
路12出力が“0”となるので出力r,s,tには入力
n,o,pがそのまま出力される。またNOR回路16
出力を“0”であるための出力にも入力qがそのまま出
力される。従ってm=1の時入出力は全く同じになる。
この回路をm=0としたものが、第2図、第3図に示す
復号器であり、第3図に示す定差符号器である。
路12出力が“0”となるので出力r,s,tには入力
n,o,pがそのまま出力される。またNOR回路16
出力を“0”であるための出力にも入力qがそのまま出
力される。従ってm=1の時入出力は全く同じになる。
この回路をm=0としたものが、第2図、第3図に示す
復号器であり、第3図に示す定差符号器である。
又、m=1として使ったものが第3図に示す差分符号器
としたものである。以上本発明によれば、局部復号器に
て受信符号を復号するに際し、予め、信号切替手段によ
り局部復号器の入力を符号化手段の出力に接続すること
により、局部復号器、減算手段、符号化手段からDPC
M符号器を構成し、このDPCM符号器の入力を雫入力
設定手段により等価的に零となすことにより局部復号器
を初期化するので、復号器として信号を復号する時の累
積誤差が生じないばかりでなく、ノイズの発生もないの
で、非常に精度の良いDPCM方式の復号器を得るに至
った。
としたものである。以上本発明によれば、局部復号器に
て受信符号を復号するに際し、予め、信号切替手段によ
り局部復号器の入力を符号化手段の出力に接続すること
により、局部復号器、減算手段、符号化手段からDPC
M符号器を構成し、このDPCM符号器の入力を雫入力
設定手段により等価的に零となすことにより局部復号器
を初期化するので、復号器として信号を復号する時の累
積誤差が生じないばかりでなく、ノイズの発生もないの
で、非常に精度の良いDPCM方式の復号器を得るに至
った。
第1図は従来のブロック図、第2図は本発明の一実施例
を示すブロック図、第3図はSUの実施例を示すブロッ
ク図、第4図は本発明の実施例において使用する一具体
回路構成図である。 1..・減算器、2…A/Dコンバータ、3,9.・・
切換スイッチ、4…加算器、5・・・予測器、6・・・
D/Aコンバータ、7,8・・・1量子化ステップ回路
。 第1図 第2図 第3図 第4図
を示すブロック図、第3図はSUの実施例を示すブロッ
ク図、第4図は本発明の実施例において使用する一具体
回路構成図である。 1..・減算器、2…A/Dコンバータ、3,9.・・
切換スイッチ、4…加算器、5・・・予測器、6・・・
D/Aコンバータ、7,8・・・1量子化ステップ回路
。 第1図 第2図 第3図 第4図
Claims (1)
- 1 局部復号器と、入力信号と局部復号信号の差をとる
減算手段と、この差信号を1量子化ステツプの大きさで
符号化する符号化手段と、前記局部復号器の入力を前記
符号化手段の出力または受信符号の何れかに切り替える
信号切替手段と、前記符号器の入力を等価的に零となす
零入力設定手段とを備え、前記信号切替手段により前記
局部復号器の入力を前記符号化手段の出力に接続するこ
とにより、前記局部復号器、前記減算手段、前記符号化
手段からDPCM符号器を構成し、このDPCM符号器
の入力を前記零入力設定手段により等価的に零となすこ
とにより前記局部復号器を初期化し、その後に、前記信
号切換手段により前記局部復号器の入力を受信符号に切
り替えて、前記局部復号器にて受信符号を復号するよう
に構成したことを特徴とするDPCM装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11211876A JPS6037657B2 (ja) | 1976-09-17 | 1976-09-17 | Dpcm装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11211876A JPS6037657B2 (ja) | 1976-09-17 | 1976-09-17 | Dpcm装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5337361A JPS5337361A (en) | 1978-04-06 |
JPS6037657B2 true JPS6037657B2 (ja) | 1985-08-27 |
Family
ID=14578617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11211876A Expired JPS6037657B2 (ja) | 1976-09-17 | 1976-09-17 | Dpcm装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6037657B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55110429A (en) * | 1979-02-19 | 1980-08-25 | Matsushita Electric Ind Co Ltd | Composite unit |
GB2097378B (en) * | 1981-04-29 | 1984-12-19 | Flogates Ltd | Basic refractory cementitious material and components thereof |
JPS61169029A (ja) * | 1985-01-22 | 1986-07-30 | Matsushita Electric Ind Co Ltd | 双方向時分割多重化dpcm符号復号器 |
-
1976
- 1976-09-17 JP JP11211876A patent/JPS6037657B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5337361A (en) | 1978-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4209773A (en) | Code converters | |
EP0199282B1 (en) | Interpolative d/a converter | |
JPS6380626A (ja) | デイジタル・アナログ変換回路 | |
JPS6037657B2 (ja) | Dpcm装置 | |
US4580131A (en) | Binarily weighted D to a converter ladder with inherently reduced ladder switching noise | |
KR20020064321A (ko) | 디지털/아날로그 변환기 | |
US4163871A (en) | Digital CVSD telephone conference circuit | |
JPS58165441A (ja) | Pcm信号符号器 | |
JPH073953B2 (ja) | コード変換器 | |
JPS636170B2 (ja) | ||
JPS6057774B2 (ja) | 論理演算型ディジタル圧伸器 | |
JPH01133424A (ja) | Da変換回路 | |
US6816098B2 (en) | High-speed oversampling modulator device | |
JP3016094B2 (ja) | 2重積分型ad変換器 | |
JPS58215128A (ja) | デイジタル・アナログ変換回路 | |
JPH01229524A (ja) | D/a変換装置 | |
JP2609981B2 (ja) | デコーディング回路 | |
JPS60263525A (ja) | デイジタルアナログ変換装置 | |
JPS60127820A (ja) | 縦続型a/d変換器 | |
JPS6124850B2 (ja) | ||
JPS6166411A (ja) | A/d変換装置 | |
JPH01174014A (ja) | アナログ・デジタル変換回路 | |
JPS58170219A (ja) | 積分型可変ゲインad変換器 | |
JPH03215764A (ja) | 半導体集積回路 | |
JPH0644697B2 (ja) | 利得制御回路 |