JPS60127820A - 縦続型ａ／ｄ変換器 - Google Patents
縦続型ａ／ｄ変換器Info
- Publication number
- JPS60127820A JPS60127820A JP23666083A JP23666083A JPS60127820A JP S60127820 A JPS60127820 A JP S60127820A JP 23666083 A JP23666083 A JP 23666083A JP 23666083 A JP23666083 A JP 23666083A JP S60127820 A JPS60127820 A JP S60127820A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
- H03M1/445—Sequential comparisons in series-connected stages with change in value of analogue signal the stages being of the folding type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡ／Ｄ変換器、特に縦続型Ａ ／ Ｄ変換器に
関するものである。
関するものである。
従来例の構成とその問題点
従来の縦続型Ａ／Ｄ変換器は第１図に示しだ構成図にお
いて一点鎖線で囲まれた部分を除いたものを基本として
いる。第１図において、１は標本化されたアナログ信号
、２Ａ〜２Ｅは絶対値回路、３は参照電圧、４Ａ〜４Ｆ
は比較器である。
いて一点鎖線で囲まれた部分を除いたものを基本として
いる。第１図において、１は標本化されたアナログ信号
、２Ａ〜２Ｅは絶対値回路、３は参照電圧、４Ａ〜４Ｆ
は比較器である。
夫々の絶対値回路２Ａ〜２Ｅは縦続に接続されておシ、
比較器４Ａ〜４Ｆは参照電圧３と標本化信号１もしくは
各絶対値回路の出力信号を比較し、各変換ビットの論理
出力を発生する。
比較器４Ａ〜４Ｆは参照電圧３と標本化信号１もしくは
各絶対値回路の出力信号を比較し、各変換ビットの論理
出力を発生する。
さて縦続型ＪＬ／Ｄ変換器の変換形式としてはグレイ変
換とバイナリ−変換があるが、この変換形式によシ使い
易さや設計のし易さが異ってくる。
換とバイナリ−変換があるが、この変換形式によシ使い
易さや設計のし易さが異ってくる。
第２図にグレイ変換の方法は、第３図にバイナリ−変換
の方法を示し、比較する。第２図において、（＋Ｌ）は
絶対値回路の入出力特性を示している。
の方法を示し、比較する。第２図において、（＋Ｌ）は
絶対値回路の入出力特性を示している。
入力が零を対称軸として折れ返す特性となっている。こ
の回路を２段接続したときの特性が（ｂ）である。対称
軸は±Ｗになっている。比較器は出力がしきい値電圧と
絶対値回路の出力を比較して変換出力とするので（Ｃ）
のようになる。
の回路を２段接続したときの特性が（ｂ）である。対称
軸は±Ｗになっている。比較器は出力がしきい値電圧と
絶対値回路の出力を比較して変換出力とするので（Ｃ）
のようになる。
バイナリ−変換の場合はグレイ変換の場合の絶対値回路
に対応する機能回路の特性は第３図（ａ）のように入力
零において電圧をシフトするような特性になっている。
に対応する機能回路の特性は第３図（ａ）のように入力
零において電圧をシフトするような特性になっている。
この回路を２段接続したときの特性が第３図（ｂ）であ
る。それゆえ変換出力は第３図（Ｃ）のようになる。こ
のようなバイナリ−変換の第１の問題点は、入力のある
電圧で出力が不連続になることで例えば第２図（ａ）の
特性において入力零のときにはノイズの影響等によシ、
わずかな電圧で出力は正のフルスケール ルまで変動し、非常に不安定になることである。
る。それゆえ変換出力は第３図（Ｃ）のようになる。こ
のようなバイナリ−変換の第１の問題点は、入力のある
電圧で出力が不連続になることで例えば第２図（ａ）の
特性において入力零のときにはノイズの影響等によシ、
わずかな電圧で出力は正のフルスケール ルまで変動し、非常に不安定になることである。
この点グレイ変換においては不連続点を生ぜず安定な変
換ができる。
換ができる。
第２には構成トランジスタのパラメータの不整合などに
よシ、オフセット電圧等を発生し、初段の比較器が変換
ミスを生じた場合に、グレイ変換の場合には第１ピツ）
（ＭＳＢ）が変動しても全体の変換値の変動はわずかで
済むが、バイナリ−変換の場合は第１ピントが変化すれ
ば変換の最大値の棒にもなる大きな変換誤差を生じるこ
とである。
よシ、オフセット電圧等を発生し、初段の比較器が変換
ミスを生じた場合に、グレイ変換の場合には第１ピツ）
（ＭＳＢ）が変動しても全体の変換値の変動はわずかで
済むが、バイナリ−変換の場合は第１ピントが変化すれ
ば変換の最大値の棒にもなる大きな変換誤差を生じるこ
とである。
以上の理由などから従来縦続型ＶＤ変換器の変換方法と
しては、グレイ変化が用いられているが、反面変換出力
のデジタル機器への入力あるいは、Ｄ／Ａ変換器への入
力論理形式としてはバイナリ−形式が通常用いられてお
シ、グレイ出力よシもバイナリ−出力のほうが使用し易
い。
しては、グレイ変化が用いられているが、反面変換出力
のデジタル機器への入力あるいは、Ｄ／Ａ変換器への入
力論理形式としてはバイナリ−形式が通常用いられてお
シ、グレイ出力よシもバイナリ−出力のほうが使用し易
い。
発明の目的
本発明はかかる従来の縦続型Ａ／Ｄ変換器の問題に鑑み
、絶対値回路を縦続に接続してグレイ形式の変換出力を
得、しかる後に簡潔にして効率の良いグレイバイナリ−
変換器を構成することにより、設計上の利点と使用上の
利点を両立させた縦続型４／Ｄ変換器を提供することを
目的とする、。
、絶対値回路を縦続に接続してグレイ形式の変換出力を
得、しかる後に簡潔にして効率の良いグレイバイナリ−
変換器を構成することにより、設計上の利点と使用上の
利点を両立させた縦続型４／Ｄ変換器を提供することを
目的とする、。
発明の構成
本発明は縦続型Ａ／Ｄ変換器における夫々の比較器の出
力を排他的論理和の回路の一方の入力とし、他方の入力
をよシ高位ビットに対応する排他的論理和の出力として
、これらを縦続に接続した回路にすることにより、効率
良くバイナリ−コードに変換するもので、さらには比較
器を構成するトランジスタ列と排他的論理和の一つのゲ
ートを構成するトランジスタ列を縦積みにして縦続に接
続された排他的論理和を構成して回路の簡素化及び低消
費電力化を図ったものである。
力を排他的論理和の回路の一方の入力とし、他方の入力
をよシ高位ビットに対応する排他的論理和の出力として
、これらを縦続に接続した回路にすることにより、効率
良くバイナリ−コードに変換するもので、さらには比較
器を構成するトランジスタ列と排他的論理和の一つのゲ
ートを構成するトランジスタ列を縦積みにして縦続に接
続された排他的論理和を構成して回路の簡素化及び低消
費電力化を図ったものである。
実施例の説明
第１図の構成図において、一点鎖線で囲んだ部分が、本
発明の目的のために新たに設けた回路である。第１図に
おいて５Ａ〜６Ｅは排他的論理和の回路６Ａ〜６Ｆは出
力端である。
発明の目的のために新たに設けた回路である。第１図に
おいて５Ａ〜６Ｅは排他的論理和の回路６Ａ〜６Ｆは出
力端である。
比較器４人の出力はＭＳＢとなシ、直接出力端６人に現
われると同時に、排他的論理和回路６Ａの一方の入力信
号となる。次の比較器４Ｂの出力は排他的論理和回路５
人の他方の入力信号となシ、回路６人の出力は出力端６
人に現れると同じに隣接する排他的論理和回路５Ｂの入
力信号となシ、第１図に示すように以下同様にくシ返す
。
われると同時に、排他的論理和回路６Ａの一方の入力信
号となる。次の比較器４Ｂの出力は排他的論理和回路５
人の他方の入力信号となシ、回路６人の出力は出力端６
人に現れると同じに隣接する排他的論理和回路５Ｂの入
力信号となシ、第１図に示すように以下同様にくシ返す
。
ところで一点鎖線で囲んだ、排他的論理和を用いたグレ
イコードからバイナリ−コードへの変換回路は夫々の回
路が縦続に接続されているために変換出力が第１ピツ）
（ＭＳＢ）から順に、論理回路の信号遅延時間労連れて
くることになシ、変換時間としては遅くなりがちであシ
効率の良いものとは言えないが、本発明のように、縦続
型Ａ／Ｄ変換器と組み合わせると、もともと縦続型性変
換器における各比較器４人〜４Ｆからの出力信号は、例
えば並列型め変換器のように同時に出てくるものではな
く、絶対値回路２Ａ〜２Ｅの信号遅延時間分だけ夫々遅
れて発生するものなので、比較器４Ａ〜４Ｆの出力信号
発生の進行と、論理回路５Ａ〜６Ｅの出力発生の進行が
同一方向になシ、絶対値回路の信号遅延と論理回路の信
号遅延が相殺される方向にあシ、各比較器に対する変換
遅れとしては論理回路一段分程度の遅れにしかならない
。つまシ縦続型杓変換器の構成を利用することによシ、
通常このようなコード変換器を入れたときに問題となる
変換遅れが殆んど問題にならないという優れた特徴を有
することになる。
イコードからバイナリ−コードへの変換回路は夫々の回
路が縦続に接続されているために変換出力が第１ピツ）
（ＭＳＢ）から順に、論理回路の信号遅延時間労連れて
くることになシ、変換時間としては遅くなりがちであシ
効率の良いものとは言えないが、本発明のように、縦続
型Ａ／Ｄ変換器と組み合わせると、もともと縦続型性変
換器における各比較器４人〜４Ｆからの出力信号は、例
えば並列型め変換器のように同時に出てくるものではな
く、絶対値回路２Ａ〜２Ｅの信号遅延時間分だけ夫々遅
れて発生するものなので、比較器４Ａ〜４Ｆの出力信号
発生の進行と、論理回路５Ａ〜６Ｅの出力発生の進行が
同一方向になシ、絶対値回路の信号遅延と論理回路の信
号遅延が相殺される方向にあシ、各比較器に対する変換
遅れとしては論理回路一段分程度の遅れにしかならない
。つまシ縦続型杓変換器の構成を利用することによシ、
通常このようなコード変換器を入れたときに問題となる
変換遅れが殆んど問題にならないという優れた特徴を有
することになる。
ところで通常は信号遅延時間を速くすると消費電力が増
大するので、絶対値回路の信号遅延時間と排他的論理和
回路の信号遅延時間を等しくすれば、同一の変換速度に
おいては全体として最も低消費電力化が図れる。さらに
比較器と排他的論理和回路を別々に設けず、融和させた
コード変換回路の実施例を第４図に示す。
大するので、絶対値回路の信号遅延時間と排他的論理和
回路の信号遅延時間を等しくすれば、同一の変換速度に
おいては全体として最も低消費電力化が図れる。さらに
比較器と排他的論理和回路を別々に設けず、融和させた
コード変換回路の実施例を第４図に示す。
第４図において（ａ）はコード変換の回路図、（ｂ）は
（ａ）の回路全体を表わすシンボル図である。
（ａ）の回路全体を表わすシンボル図である。
第４図において了Ａ、７Ｂは比較入力端、８Ａ。
８Ｂは論理入力端、９Ａ、９Ｂは論理出力端、１０Ａ、
１０Ｂは比較器を構成するトランジスタ対、１１Ａ−Ｄ
は排他的論理和の一方のゲートを構成するトランジスタ
対、１２Ａ、１２Ｂは負荷抵抗、１３は動作電流源、１
４は動作電源である。
１０Ｂは比較器を構成するトランジスタ対、１１Ａ−Ｄ
は排他的論理和の一方のゲートを構成するトランジスタ
対、１２Ａ、１２Ｂは負荷抵抗、１３は動作電流源、１
４は動作電源である。
１６は第４図（ａ）の回路全体を示している。トランジ
スタ１０Ａ１１０Ｂは絶対値回路の出力に対する比較器
を構成するとともに排他的論理和回路の一方のゲートを
構成している。さらに、トランジスタ対１１Ａ〜１１Ｄ
は他方のゲートを構成しておシ負荷抵抗１２Ａ、１２Ｂ
に論理出力が現れる。
スタ１０Ａ１１０Ｂは絶対値回路の出力に対する比較器
を構成するとともに排他的論理和回路の一方のゲートを
構成している。さらに、トランジスタ対１１Ａ〜１１Ｄ
は他方のゲートを構成しておシ負荷抵抗１２Ａ、１２Ｂ
に論理出力が現れる。
このように比較器を構成するトランジスタ対ニ苅し排他
的論理和の一つのゲートを構成するトランジスタ対を縦
積みにすることにょシ、新たな電流源を不要とした簡潔
な回路を構成でき、グレイバイナリ−変換器を設けたこ
とによる消費電力の増加を招かないというすぐれた特長
を有する。
的論理和の一つのゲートを構成するトランジスタ対を縦
積みにすることにょシ、新たな電流源を不要とした簡潔
な回路を構成でき、グレイバイナリ−変換器を設けたこ
とによる消費電力の増加を招かないというすぐれた特長
を有する。
この回路を用いて構成した従続型Ｖｒ＞変換器の構成図
が第５図である。第４図に示した回路全体を１５として
これを１５Ａ〜１５Ｆまで縦続に接続している。１６Ａ
、１６Ｂは論理回路のバイアス電圧である。夫々の絶対
値回路２Ａ〜２Ｅの入出力部を対応する変換回路１５Ａ
〜１５Ｆの比較入力端に接続し、各変換回路１５Ａ〜１
５Ｆの夫々の論理出力端を次段の入力段に接続して構成
する。
が第５図である。第４図に示した回路全体を１５として
これを１５Ａ〜１５Ｆまで縦続に接続している。１６Ａ
、１６Ｂは論理回路のバイアス電圧である。夫々の絶対
値回路２Ａ〜２Ｅの入出力部を対応する変換回路１５Ａ
〜１５Ｆの比較入力端に接続し、各変換回路１５Ａ〜１
５Ｆの夫々の論理出力端を次段の入力段に接続して構成
する。
発明の効果
以上のように本発明によれば縦続型〜ｊ変換器を構成す
る上での設計上の利点と使用上の利点を両立でき、しか
も縦続型ＶＤ変換器の特徴を利用することによシ、グレ
イバイナリー変換を行うための変換時間を実際上問題に
ならないほど短くできる。さらに、このコード変換回路
は電力増加を招かずに構成できるという優れた効果を有
している。
る上での設計上の利点と使用上の利点を両立でき、しか
も縦続型ＶＤ変換器の特徴を利用することによシ、グレ
イバイナリー変換を行うための変換時間を実際上問題に
ならないほど短くできる。さらに、このコード変換回路
は電力増加を招かずに構成できるという優れた効果を有
している。
第１図は縦続型Ａ／Ｄ変換器の構成図、第２図（＆）〜
（Ｃ）はグレイ変換の説明図、Ｍ３図（ａ）〜（Ｃ）は
バイナリ−変換の説明図、第４図（＆）、 （ｂ）はそ
れぞれ本発明の一実施例におけるコード変換回路図２回
路全体を表わすシンボル図、第５図は第４図に示した回
路を用いた縦続型ＶＤ変換器の回路構成図である。 ２Ａ〜２Ｅ・・・・・・絶対値回路、４Ａ〜４Ｆ・・・
・・・比較器、６Ａ〜５Ｅ・・・・・・排他的論理回路
、１○Ａ。 １０Ｂ・・・・・・比較器を構成するトランジスタ対、
１１人〜１１Ｄ・・・・・・排他的論理和回路の一方の
ゲートを構成するトランジスタ対、１５・・・・・・コ
ード変換回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 狛１ユ」］−」刊士且下し
（Ｃ）はグレイ変換の説明図、Ｍ３図（ａ）〜（Ｃ）は
バイナリ−変換の説明図、第４図（＆）、 （ｂ）はそ
れぞれ本発明の一実施例におけるコード変換回路図２回
路全体を表わすシンボル図、第５図は第４図に示した回
路を用いた縦続型ＶＤ変換器の回路構成図である。 ２Ａ〜２Ｅ・・・・・・絶対値回路、４Ａ〜４Ｆ・・・
・・・比較器、６Ａ〜５Ｅ・・・・・・排他的論理回路
、１○Ａ。 １０Ｂ・・・・・・比較器を構成するトランジスタ対、
１１人〜１１Ｄ・・・・・・排他的論理和回路の一方の
ゲートを構成するトランジスタ対、１５・・・・・・コ
ード変換回路。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図 狛１ユ」］−」刊士且下し
Claims (1)
- 【特許請求の範囲】 （１）縦続に接続された複数の絶対値回路と、夫々の絶
対値回路の出力を論理レベルに変換する複数の比較器と
を有し、アナログ信号を順次デジタル値に変換するに際
し、前記比較器の出力を一方の入力とし、相隣合う排他
的論理和回路のうち上位ビットに対応するｉ卜他的論理
和回路からの出力を他方の入力とした複数の排他的論理
和回路を縦続に接続して、前記比較器からなられたダレ
イコード出力を順次バイナリ−コードに変換して出力す
ることを特徴とする縦続ＨＩＡイ変換器。 翰）絶対値回路の信号遅延時間と排他的論理和回路の信
号遅延時間をほぼ同一にしたことを特徴とする特許請求
の範囲第１項記載の縦続型Ａ／ｆｌ変換器。 （３）比較器を構成する差動トランジスタ対と排他的論
理和の一方のゲートを構成するトランジスタ対を縦積み
に接続して縦続に接続された排他的論理和回路を構成し
たことを特徴とする特許請求の範囲第１項記載の縦続型
Ａ／ｉ）変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23666083A JPS60127820A (ja) | 1983-12-15 | 1983-12-15 | 縦続型ａ／ｄ変換器 |
| US06/636,410 US4599602A (en) | 1983-08-03 | 1984-07-31 | Serial-type A/D converter utilizing folding circuit cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23666083A JPS60127820A (ja) | 1983-12-15 | 1983-12-15 | 縦続型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60127820A true JPS60127820A (ja) | 1985-07-08 |
Family
ID=17003897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23666083A Pending JPS60127820A (ja) | 1983-08-03 | 1983-12-15 | 縦続型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60127820A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016039418A (ja) * | 2014-08-06 | 2016-03-22 | 東芝情報システム株式会社 | Ａ／ｄ変換回路 |
| JP2018160915A (ja) * | 2018-06-04 | 2018-10-11 | 東芝情報システム株式会社 | テント写像演算回路及びａ／ｄ変換回路 |
| JP2020170989A (ja) * | 2019-04-05 | 2020-10-15 | 株式会社ミツトヨ | アナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114257A (en) * | 1976-03-22 | 1977-09-24 | Nec Corp | Encoder device |
| JPS54154253A (en) * | 1978-05-24 | 1979-12-05 | Philips Nv | Binary analoggtoodigital converter |
-
1983
- 1983-12-15 JP JP23666083A patent/JPS60127820A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114257A (en) * | 1976-03-22 | 1977-09-24 | Nec Corp | Encoder device |
| JPS54154253A (en) * | 1978-05-24 | 1979-12-05 | Philips Nv | Binary analoggtoodigital converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016039418A (ja) * | 2014-08-06 | 2016-03-22 | 東芝情報システム株式会社 | Ａ／ｄ変換回路 |
| JP2018160915A (ja) * | 2018-06-04 | 2018-10-11 | 東芝情報システム株式会社 | テント写像演算回路及びａ／ｄ変換回路 |
| JP2020170989A (ja) * | 2019-04-05 | 2020-10-15 | 株式会社ミツトヨ | アナログ−デジタル変換器、アナログ−デジタル変換方法及び変位検出装置 |
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