JP2018160915A - テント写像演算回路及びa/d変換回路 - Google Patents
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Abstract
Description
このA/D変換回路は、積分回路130の前段において抵抗R2を介してD−FF(D型フリップフロップ)の出力をアナログ入力信号から減算する構成を備える。この減算結果は積分回路130へ与えられて積分され、積分値はコンパレータCMPにより比較されて1または0の出力とされてD−FFのD端子へ与えられる。1サンプルに対してD−FFのクロック数分の上記動作が繰り返され、D−FFの出力はカウンタ140によりデジタル変換値に変換される。
[I]テント写像について
テント写像は以下の式(1)で定義される。
グレイコードは2進数において、前後に隣接する符合のハミング距離が常に1となる特徴をもつ、デジタル回路用の数値符号として知られている。
グレイコードは以下の式(2)により変換する。ここで"b"は2進数ビット列になる。
テント写像において採り得る初期値の領域を均等に分割し、各領域内の値であれば、どれでもよく初期値を決め、テント写像演算を行い、写像が0.5以上の値を採ったときにビット"1"を取得し、0.5未満の値を採ったときにビット"0"を取得し、取得されたビット値を連続してビット列を取得すると、各範囲に対応するグレイコードが出力される。
グレイコードに変換する前の任意のnビット分のビット列
グレイコードのビット列をGiとすると式(2)より、グレイコードの各ビット桁は
テント写像Xrのビット列を、写像の回数(ラウンド)を r 、ビット桁を i としてTr,iとする。
テント写像から得られる写像毎の最上位ビット桁Tr,n の値は、以下のようにグレイコードと等価に
初期値X0の最上位ビットは
写像Xr が0.5以上の場合の計算結果を考慮すると、最上位ビットbnが"1"の場合は1−Xrの操作を行う必要がある。その場合は1の補数(ビット反転)に1を加える操作を行う。
反転を考慮したビット列をα1,iとすると、
最後に、2 Xr 或いは 2 (1−Xr )の演算はβ1,iを1ビット右シフトするため、1回目のテント写像を行ったXのビットの並びT1,iは
T1,i(最上位ビット)が1の場合、反転を考慮したビット列をα2,iとすると
これらからテント写像より出力された最上位ビットの列は、グレイコード変換したビット列と同じであることが確かめられ、以下の関係にあることが導かれる。
テント写像の演算は、オペアンプを使用したアナログ演算で行う。
写像 Xr を電圧値として、0.5[V]未満の場合には、図8に示したオペアンプ30による非反転増幅回路のアナログ演算にて、Xr+1 = 2 Xrの演算を行い、Xr が0.5[V]以上の場合には図9のオペアンプ31による反転増幅回路で、1 - Xr の計算を実行した後、図8の非反転増幅回路にてXr+1 = 2(1 - Xr) の演算を行う。ここで図9のオペアンプ31による反転増幅回路は抵抗の比が1対1(増幅率は1)となっており、レファレンス電圧は0.5[V]のため、0.5[V]を境に折り返すようにして、1 - Xr の演算を行う。注意点として、反転増幅回路は負帰還型であり、前の回路に電流が生じることで影響を及ぼすため、抵抗素子の抵抗値(Ω)を高抵抗にすることが望ましい。
Xr の範囲が、
Xr < 1.5 の時 ビット列 " 1 "
1.5 ≦ Xr の時 ビット列 " 0 "
を取得する。
3 バイナリ変換回路
4 出力バッファ
5 制御部
11 サンプルホールド手段
12 演算手段
13 変換手段
20 テント写像演算回路
21 制御部
22、23 アナログ演算回路
24 コンパレータ
25 論理回路
30、31 オペアンプ
32 レジスタ
38 サンプルホールドアンプ
41、51 制御部
42、43、44 アナログ演算回路
50 テント写像演算回路
52、53、54 アナログ演算回路
55 論理回路
56 コンパレータ
63 アナログ演算回路
110 エンコーダ
120 逐次比較レジスタ
125 タイミングコントロール部
130 積分回路
140 カウンタ
Claims (8)
- 入力されるアナログ信号に対し、テント写像のアナログ演算を1回分行う1回分演算部と、
入力されるアナログ信号をグレイコードのビット数nに応じた閾値と比較してnビットのデジタル値を抽出してグレイコードを出力する比較器と、
を具備し、
前記1回分演算部には、
複数のアナログ演算回路と、
前記複数のアナログ演算回路中の所要のアナログ演算回路間に設けられたスイッチ及び前記A/D変換の対象信号を前記複数のアナログ演算回路中の所要アナログ演算回路に導く経路に設けられたスイッチにより構成されるスイッチ群と、
前記A/D変換の対象信号と閾値との大小関係に基づき、前記スイッチ群のスイッチの開閉を制御し、前記閾値との大小関係により決定されるテント写像関数中の一次関数の演算回路を実現する制御回路と
が含まれていることを特徴とするテント写像演算回路。 - 入力されるアナログ信号に対し、テント写像のアナログ演算を1回分行う1回分演算部と、
入力されるアナログ信号をグレイコードのビット数nに応じた閾値と比較してnビットのデジタル値を抽出してグレイコードを出力する比較器と、
を具備し、
テント写像関数が一次式に定数を掛ける形式の関数であり、
前記1回分演算部には、
前記定数を掛ける演算を行う第1のアナログ演算回路と、
前記一次式の演算を行う第2のアナログ演算回路と、
前記1回分演算部へ入力された信号を、前記第1のアナログ演算回路へ直接導くか、または、前記第2のアナログ演算回路を介して前記第1のアナログ演算回路へ導くか、経路を切り換えるスイッチ群と、
前記1回分演算部へ入力された信号の大きさに基づき前記スイッチ群のオンオフを制御する制御部と
を備えることを特徴とするテント写像演算回路。 - 前記1回分演算部は、1ビットまたは2ビット以上の所定ビットを出力することを特徴とする請求項1または2に記載のテント写像演算回路。
- 前記アナログ演算回路中の所要のアナログ演算回路は、オペアンプ或いはNMOSトランジスタにより構成されていることを特徴とする請求項1乃至3のいずれか1項に記載のテント写像演算回路。
- 前記アナログ演算回路中の所要のアナログ演算回路は、オペアンプ或いはPMOSトランジスタにより構成されていることを特徴とする請求項1乃至3のいずれか1項に記載のテント写像演算回路。
- 前記1回分演算部には、
所定数を減算するアナログ演算回路が備えられていることを特徴とする請求項1乃至5のいずれか1項に記載のテント写像演算回路。 - 請求項1乃至6のいずれか1項に記載のテント写像演算回路と、
前記テント写像演算回路内の1回分演算部の出力を入力へフィードバックする経路と、
前記1回分演算部の1回演算毎の出力を蓄積するバッファと、
を具備し、
前記テント写像演算回路において、前記1回分演算部により演算を所定回繰り返して行い、前記バッファから所定ビットのA/D変換出力を得ることを特徴とするA/D変換回路。 - 前記得られるグレイコードをバイナリコードに変換する変換手段を具備することを特徴とする請求項7に記載のA/D変換回路。
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