JP2006333102A - アナログ・デジタル変換回路及びアナログ・デジタル変換器 - Google Patents

Abstract

【課題】必要な部品数を抑え、変換を高速に実行でき、カスケード接続可能なアナログ・デジタル変換回路及びアナログ・デジタル変換器を提供する。
【解決手段】入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して大小関係を示すビット情報を出力し、出力したビット情報に相当するアナログ基準信号を生成し、入力アナログ信号から生成したアナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する。
【選択図】図２

Description

本発明は、アナログ・デジタル変換回路及びアナログ・デジタル変換器に関する。

アナログ・デジタル変換器はアナログ信号をデジタル信号に変換する。アナログ・デジタル変換器は、速度、分解能、精度、範囲、および、コスト等、様々な側面から、多数の種類のものが提供されている。

アナログ・デジタル変換は大きく分けて、基準電圧と比較器を用いてアナログ信号の電圧と閾値との大小を比較するタイプと、積分変換器を用いるタイプとがある。基準電圧と比較器を用いるタイプは変換時間が短い、積分変換器を用いるタイプは精度が良いという特徴がそれぞれある。

図１に示す構成のアナログ・デジタル変換器は、フラッシュ型として知られている。フラッシュ型は、基準電圧と比較器を用いるアナログ・デジタル変換器として一般的に良く知られている。図１に示すように、フラッシュ型アナログ・デジタル変換器は、アナログ信号入力部１、デジタル信号出力部２−１〜２−ｎ、比較器３−１〜３−ｎ、抵抗４−１から４−（ｎ＋１）、アース５を備えている。ｎは、アナログ信号からデジタル信号を取り出す数に応じて設定する。

比較器３−１〜３−ｎは、入力信号の電圧と比較基準電圧とで電圧の大小に関する比較を行う。そして、その比較の結果に応じてデジタル信号を割り当てる。例えば、比較器３−１は、図１の比較器３−１に記載の−記号側へ入力される比較基準電圧Ｖ₁よりも、図
１の比較器３−１に記載の＋記号側へ入力される入力アナログ信号の電圧の方が大きい場合にはデジタル信号の１を意味する信号をデジタル信号出力部２−１から出力し、比較基準電圧よりもアナログ入力電圧の方が小さい場合にはデジタル信号の０を意味する信号をデジタル信号出力部２−１から出力する。比較器３−１〜３−ｎの比較基準電圧は、比較器３−１〜３−ｎの順に大きさが小さくなるよう構成されている。例えば、図１で、比較器３−１〜３−ｎへ入力される比較基準電圧をＶ₁〜Ｖ_nとすると、Ｖ₁−Ｖ₂＝Ｖ₂−Ｖ₃＝・・・＝Ｖ_n-1−Ｖ_n＝Ｖ_nより、Ｖ₁＝ｎＶ_n，Ｖ₂＝（ｎ−１）Ｖ_n，Ｖ₃＝（ｎ−２）Ｖ_n
，・・・，Ｖ_n-1＝２Ｖ_nとなる。

アナログ信号入力部１にアナログ信号が入力された際のフラッシュ型アナログ・デジタル変換器の動作は以下の通りである。まず、アナログ信号入力部１にアナログ信号が入力されると、フラッシュ型アナログ・デジタル変換器は、アナログ信号の電圧の大きさとそれぞれの比較器に入力される比較基準電圧の大きさとの大小関係を比較する。例えば、入力アナログ信号として（ｎ−２）Ｖ_n＞（ｎ−３）Ｖ_nの電圧が入力されたとする。その際、比較器による比較の結果として、比較器３−１〜３−２までの比較器はデジタル信号の０を意味する信号をそれぞれの比較器に対応するデジタル信号出力部２−１〜２−２からそれぞれ出力し、比較器３−３〜３−ｎまでの比較器はデジタル信号の１を意味する信号をそれぞれの比較器に対応するデジタル信号出力部２−３〜２−ｎからそれぞれ出力する。このようにして、デジタル信号出力部２−１〜２−ｎは、デジタル信号を出力することができる。

本発明に係る先行技術文献としては、次に示すものがある。
特開平７−３０７６７０号公報 特開２０００−２３６２５５号公報

フラッシュ型アナログ・デジタル変換器は、以上で示したように、構成が単純であるという利点がある。また、高速にアナログ・デジタル変換を実行できるという利点もある。しかし、アナログ信号からデジタル信号を取り出す数を増やすほどに、必要とする抵抗と比較器の数が多くなるという欠点があった。

本願はこのような従来技術の問題点に鑑みてなされたものである。すなわち、本発明の目的は、必要な部品数を抑え、変換を高速に実行でき、カスケード接続可能なアナログ・デジタル変換回路及びアナログ・デジタル変換器を提供することである。

上記課題を解決するために、本発明は以下の構成を採用した。
（１）すなわち、本発明のアナログ・デジタル変換回路は、入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して前記大小関係を示すビット情報を出力する手段と、前記ビット情報に相当するアナログ基準信号を生成する手段と、前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段とを有する。

この構成によれば、入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して大小関係を示すビット情報を出力することにより、アナログ信号からデジタル信号を取り出すことができる。また、出力したビット情報に対するアナログ基準信号を生成し、入力アナログ信号から生成したアナログ基準信号を減算した差分信号を出力したビット情報の桁数に相当する倍率で増幅して出力することができる。
（２）また、本発明のアナログ・デジタル変換器は、入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して前記大小関係を示すビット情報を出力する手段と、前記ビット情報に相当するアナログ基準信号を生成する手段と、前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段とを有するアナログ・デジタル変換回路を複数個縦続に接続し、前段のアナログ・デジタル変換回路の前記差分増幅手段の出力信号を次段に入力される入力信号としてもよい。

この構成によれば、アナログ・デジタル変換回路を複数個縦続に接続することにより、１つのアナログ信号から前記桁数を前記複数個分だけ組み合わせたデジタル信号を取り出すことができる。
（３）また、本発明のアナログ・デジタル変換器は、入力端子に入力された入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して前記大小関係を示すビット情報を出力する手段と、前記ビット情報に相当するアナログ基準信号を生成する手段と、前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段と、前記差分増幅手段で増幅された差分信号を蓄積するための第１および第２の信号蓄積手段と、前記入力アナログ信号の前記入力端子への入力を切断する切断手段と、前記切断手段による入力信号の切断の後、前記差分増幅手段の出力端子を前記第１の信号蓄積手段に接続したときに前記第２の信号蓄積手段に蓄積された信号を前記入力端子に入力させ、前記差分増幅手段の出力端子を前記第２の信号蓄積手段に接続したときに前記第１の信号蓄積手段に蓄積された信号を前記入力端子に入力させる切り替え手段とを備え、前記切り替え手段により前記第１および第２の信号蓄積手段と前記入力端子および前記差分増幅手段の出力端子とをそれぞれ交互に切り替えて接続し、順次生成される前記増幅された差分信号に対する前記参照信号との大小関係を判定してもよい。

この構成によれば、アナログ・デジタル変換器は、アナログ・デジタル変換回路からの出力信号を一時的に蓄積し、蓄積された信号をアナログ・デジタル変換回路の入力信号とする処理を繰り返すことにより、１つのアナログ信号から前記桁数を前記複数個分だけ組み合わせたデジタル信号を取り出すことができる。

本発明は、以上のような、処理を実行するアナログ・デジタル変換方法であってもよい。

本発明によれば、必要な部品数を抑え、変換を高速に実行でき、カスケード接続可能なアナログ・デジタル変換回路及びアナログ・デジタル変換器を提供できる。

以下、図面を参照して、本発明の実施形態を説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

《第１実施形態》
以下、本発明の第１実施形態に係るアナログ・デジタル変換回路を図２−図４の図面に基づいて説明する。

図２は、本実施形態に係るアナログ・デジタル変換回路１２の基本構成図である。このアナログ・デジタル変換回路１２は、アナログ信号入力部（ＩＮ）６、デジタル信号出力部（Ｄ１−ｏｕｔ）７、アナログ信号出力部（ＡＮ−ｏｕｔ）８、比較器（Ａ）１０、演算増幅器（Ｂ）１１、抵抗９ａ、および抵抗９ｂを備える。

アナログ信号入力部６には、入力アナログ信号が入力される。

比較器１０は、アナログ信号入力部６から入力される信号の電圧Ｖ_INと比較基準電圧Ｖ_refとの電圧の大小を比較する。本実施形態では、Ｖ_refを電源電圧Ｖ_CCの１／２に設定する（Ｖ_ref＝Ｖ_CC／２）。そして、Ｖ_INとＶ_refとの大小関係にしたがって、比較器１０は、２種類の異なる出力信号のうちの１つを出力する。図２では、Ｖ_INは比較器１０の＋側、Ｖ_refは比較器１０の−側に入力されている。その場合の比較器１０の動作を図３、４
にて詳しく説明する。

図３は、比較器１０において、入力アナログ信号の電圧Ｖ_INが比較基準電圧Ｖ_refより
も大きい場合の比較器１０の動作を示す図である（Ｈｉ判定を示す図である）。図２を用いて説明を行った部分に関しては、図３中に図２と同符号を付すことにより説明を省略する。図３に示す場合、比較器１０は、電圧Ｖ_INの入力アナログ信号が比較器１０の＋側に入力されているため、ほぼ電源電圧Ｖ_CCに等しい電圧の信号を出力する。したがって、比較器１０は、Ｖ_CC＝２Ｖ_refの電圧の信号を出力する。

図４は、比較器１０において、入力アナログ信号の電圧Ｖ_INが比較基準電圧Ｖ_refより
も小さい場合の比較器１０の動作を示す図である（Ｌｏ判定を示す図である）。図２を用いて説明を行った部分に関しては、図４中に図２と同符号を付すことにより説明を省略する。図４に示す場合、比較器１０は、アースと同等の電圧、すなわちゼロ電圧の信号を出力する。

デジタル信号出力部７は、比較器１０が出力する信号を出力する。デジタル信号出力部７が出力する信号は、２Ｖ_refの信号の電圧のときにはデジタル信号の１を意味し、ゼロ
電圧の信号の時にはデジタル信号の０を意味する。

抵抗９ａ，９ｂは、同じ大きさの抵抗とする。

例として、アナログ信号入力部６に電圧Ｖ_INの入力アナログ信号が入力された場合を考える。

まず、Ｖ_IN＞Ｖ_refの場合を考える。比較器１０は、入力アナログ信号の電圧Ｖ_INと比
較基準電圧Ｖ_refとを比較する。この場合、Ｖ_IN＞Ｖ_refであるので、図３に示したように、比較器１０は２Ｖ_refの電圧の信号を出力する。そして、比較器１０の出力信号はデジ
タル信号出力部７から出力される。

また、Ｖ_IN＜Ｖ_refの場合を考える。比較器１０は、入力アナログ信号の電圧Ｖ_INと比
較基準電圧Ｖ_refとを比較する。この場合、Ｖ_IN＜Ｖ_refであるので、図４に示したように、比較器１０はゼロ電圧の信号を出力する。そして、比較器１０の出力信号はデジタル信号出力部７から出力される。

比較器１０が本発明の「入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して前記大小関係を示すビット情報を出力する手段」に相当する。また、比較器１０は、ビット情報を０または２Ｖ_refの電圧のアナログ信号として出力することか
ら、本発明の「前記ビット情報に相当するアナログ基準信号を生成する手段」にも相当する。

演算増幅器１１には、イマジナリーショートの考え方から、演算増幅器１１の＋記号、−記号の両方に電圧Ｖ_INがかかると考えることができる。したがって、アナログ信号出力部８から出力される信号の電圧Ｖ_OUTは、Ｖ_IN＞Ｖ_refの場合、Ｖ_OUT＝２（Ｖ_IN−Ｖ_ref）となる。また、Ｖ_IN＜Ｖ_refの場合、Ｖ_OUT＝２Ｖ_INとなる。したがって、Ｖ_OUT＝２（Ｖ_IN−ａ₁Ｖ_ref），ａ₁＝０（Ｖ_IN＜Ｖ_ref），ａ₁＝１（Ｖ_IN＞Ｖ_ref）と記述できる。ここ
で、ａ₁はアナログ・デジタル変換後のデジタル信号１ビットを表わす。

すなわち、アナログ・デジタル変換回路１２は、入力アナログ信号の電圧から比較基準電圧ａ₁Ｖ_refを差し引くと共に、ビット情報の桁数に相当する倍率で増幅（本実施形態の場合は１ビットであるため２倍に増幅）して出力している。したがって、このアナログ・デジタル変換回路１２が本発明の「前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段」に相当する。

以上のようにして、アナログ・デジタル変換回路１２を用いて、入力アナログ信号からデジタル信号を１ビット分取り出すことができる。

また、アナログ信号出力部８から出力される電圧をε（１回路あたりの誤差、または量子化雑音）とする。そして、取り出されるデジタル信号をａ₁＝（０，１）で表わすと、
アナログ・デジタル変換回路１２は、Ｖ_IN＝ａ₁Ｖ_ref＋（ε／２）という電圧Ｖ_INの入力アナログ信号からデジタル信号ａ₁を取り出し、（ε／２）を２倍した電圧εの信号を、
アナログ信号出力部８から出力するとみなすこともできる。

尚、図２の構成単独の場合（後述のようにカスケードしない場合）で、増幅器１１の出力は使用されない。このため、増幅器１１は、差分信号の増幅に使用するのではなく、別目的の独立した増幅器として使用してもよい。

《第２実施形態》
以下、本発明の第２実施形態に係るアナログ・デジタル変換器を図５の図面に基づいて説明する。

図５は、本実施形態に係るアナログ・デジタル変換器の基本構成図である。このアナログ・デジタル変換器は、第１実施形態で示したアナログデジタル変換回路１２が３個縦続接続する形態になっている。

アナログ信号入力部６ａに入力される入力アナログ信号は、第１実施形態で示したアナログ・デジタル回路１２と同じ動作によって処理され、アナログ信号出力部８ａから出力される。そして、アナログ信号出力部８ａから出力される信号は、入力アナログ信号として、アナログ信号入力部６ｂに入力される。アナログ信号入力部６ｂに入力されるアナログ信号は、第１実施形態で示したアナログ・デジタル回路１２と同じ動作によって処理され、アナログ信号出力部８ｂから出力される。そして、アナログ信号出力部８ｂから出力される信号は、入力アナログ信号として、アナログ信号入力部６ｃに入力される。アナログ信号入力部６ｃに入力されるアナログ信号は、第１実施形態で示したアナログ・デジタル回路１２と同じ動作によって処理され、アナログ信号出力部８ｃから出力される。このようにして、アナログ・デジタル変換回路１２を３個縦続接続した形態のアナログ・デジタル変換器は、アナログ信号入力部６ａに入力される入力アナログ信号から、デジタル信号出力部７ａ，７ｂ，７ｃにて、デジタル信号を３ビット分取り出すことができる。

以上のことをより詳しく述べるために、アナログ・デジタル変換回路１２ａのアナログ信号入力部６ａに電圧Ｖ_IN（ａ）の信号が入力された場合を考える。

まず、比較器１０ａは、入力アナログ信号の電圧Ｖ_IN（ａ）と比較基準電圧Ｖ_ref（＝
Ｖ_CC／２）との大きさを比較する。そして、比較器１０ａは、第１実施形態で示したアナログ・デジタル回路１２の場合と同様に、Ｖ_IN（ａ）＞Ｖ_refの場合には、Ｖ_CC＝２Ｖ_refの電圧の信号を出力する。また、比較器１０ａは、Ｖ_IN（ａ）＜Ｖ_refの場合には、ゼロ
電圧の信号を出力する。また、比較器１０ａの出力信号は、デジタル信号出力部７ａから出力される。また、アナログ信号出力部８ａから出力される信号の電圧Ｖ_OUT（ａ）は、
第１実施形態で示したように、Ｖ_IN（ａ）＞Ｖ_refの場合には、Ｖ_OUT（ａ）＝２（Ｖ_IN（ａ）−Ｖ_ref）となる。また、Ｖ_IN（ａ）＜Ｖ_refの場合には、Ｖ_OUT（ａ）＝２Ｖ_IN（ａ
）となる。

Ｖ_IN（ａ）＞Ｖ_refの場合にはデジタル信号の１、Ｖ_IN（ａ）＜Ｖ_refの場合にはデジタル信号の０がアナログ・デジタル変換回路１２ａからそれぞれ取り出される。それらのデジタル信号をａ₁＝（１，０）で表わすと、出力信号の電圧Ｖ_OUT（ａ）は、Ｖ_OUT（ａ）
＝２（Ｖ_IN（ａ）−ａ₁Ｖ_ref）と表わすことができる。したがって、アナログ・デジタル変換回路１２ａは、Ｖ_IN（ａ）＝ａ₁Ｖ_ref＋（Ｖ_OUT（ａ）／２）という電圧Ｖ_IN（ａ）
の入力アナログ信号からデジタル信号ａ₁を取り出し、（Ｖ_OUT（ａ）／２）を２倍した電圧Ｖ_OUT（ａ）の信号を、アナログ信号出力部８ｂから出力するとみなすこともできる。

電圧Ｖ_OUT（ａ）の出力信号は、アナログ・デジタル変換回路１２ｂのアナログ信号入
力部６ｂに電圧Ｖ_IN（ｂ）（＝Ｖ_OUT（ａ））のアナログ信号として入力される。比較器
１０ｂは、入力アナログ信号の電圧Ｖ_IN（ｂ）と比較基準電圧Ｖ_ref（＝Ｖ_CC／２）とを
比較する。そして、比較器１０ｂは、第１実施形態で示したアナログ・デジタル回路１２の場合と同様に、Ｖ_IN（ｂ）＞Ｖ_refの場合には、Ｖ_CC＝２Ｖ_refの電圧の信号を出力する。また、比較器１０ｂは、Ｖ_IN（ｂ）＜Ｖ_refの場合には、ゼロ電圧の信号を出力する。
また、比較器１０ｂの出力信号はデジタル信号出力部７ｂから出力される。また、アナログ信号出力部８ｂから出力される信号の電圧Ｖ_OUT（ｂ）は、第１実施形態で示したよう
に、Ｖ_IN（ｂ）＞Ｖ_refの場合には、Ｖ_OUT（ｂ）＝２（Ｖ_IN（ｂ）−Ｖ_ref）となる。ま
た、Ｖ_IN（ｂ）＜Ｖ_refの場合には、Ｖ_OUT（ｂ）＝２Ｖ_IN（ｂ）となる。

Ｖ_IN（ｂ）＞Ｖ_refの場合にはデジタル信号の１、Ｖ_IN（ｂ）＜Ｖ_refの場合にはデジタル信号の０がアナログ・デジタル変換回路１２ｂからそれぞれ取り出される。それらのデジタル信号をａ₂＝（１，０）で表わすと、出力信号の電圧Ｖ_OUT（ｂ）は、Ｖ_OUT（ｂ）
＝２（２（Ｖ_IN（ａ）−ａ₁Ｖ_ref）−ａ₂Ｖ_ref）と表わすことができる。したがって、アナログ・デジタル変換回路１２ａと１２ｂとは、Ｖ_IN（ａ）＝ａ₁Ｖ_ref＋（ａ₂Ｖ_ref／２）＋（Ｖ_OUT（ｂ）／４）という電圧Ｖ_IN（ａ）の入力アナログ信号からデジタル信号ａ₁とａ₂とを取り出し、（Ｖ_OUT（ｂ）／４）を４倍した電圧Ｖ_OUT（ｂ）の信号を、アナロ
グ信号出力部８ｃから出力するとみなすこともできる。

電圧Ｖ_OUT（ｂ）の出力信号は、アナログ・デジタル変換回路１２ｃのアナログ信号入
力部６ｃに電圧Ｖ_IN（ｃ）（＝Ｖ_OUT（ｂ））のアナログ信号として入力される。比較器
１０ｃは、入力アナログ信号の電圧Ｖ_IN（ｃ）と比較基準電圧Ｖ_ref（＝Ｖ_CC／２）とを
比較する。そして、比較器１０ｃは、第１実施形態で示したアナログ・デジタル回路１２の場合と同様に、Ｖ_IN（ｃ）＞Ｖ_refの場合には、Ｖ_CC＝２Ｖ_refの電圧の信号を出力する。また、比較器１０ｃは、Ｖ_IN（ｃ）＜Ｖ_refの場合には、ゼロ電圧の信号を出力する。
比較器１０ｃの出力信号はデジタル信号出力部７ｃから出力される。また、アナログ信号出力部８ｃから出力される信号の電圧Ｖ_OUT（ｃ）は、第１実施形態で示したように、Ｖ_IN（ｃ）＞Ｖ_refの場合には、Ｖ_OUT（ｃ）＝２（Ｖ_IN（ｃ）−Ｖ_ref）となる。また、Ｖ_IN（ｃ）＜Ｖ_refの場合には、Ｖ_OUT（ｃ）＝２Ｖ_IN（ｃ）となる。

Ｖ_IN（ｃ）＞Ｖ_refの場合にはデジタル信号の１、Ｖ_IN（ｃ）＜Ｖ_refの場合にはデジタル信号の０がアナログ・デジタル変換回路１２ｃからそれぞれ取り出される。それらのデジタル信号をａ₃＝（１，０）で表わすと、出力信号の電圧Ｖ_OUT（Ｃ）は、Ｖ_OUT（ｃ）
＝２（２（２（Ｖ_IN（ａ）−ａ₁Ｖ_ref）−ａ₂Ｖ_ref）−ａ₃Ｖ_ref）と表わすことができる。アナログ信号出力部８ｃから出力される信号の電圧をε（量子化雑音）とする（すなわち、ε＝Ｖ_OUT（Ｃ））。したがって、アナログ・デジタル変換回路１２ａと１２ｂと１
２ｃとは、Ｖ_IN（ａ）＝ａ₁Ｖ_ref＋（ａ₂Ｖ_ref／２）＋（ａ₃Ｖ_ref／４）＋（ε／８）という電圧Ｖ_IN（ａ）の入力アナログ信号からデジタル信号ａ₁とａ₂とａ₃とを取り出し、
（ε／８）を８倍した電圧εの信号を、アナログ信号出力部８ｃから出力すると考えることもできる。

以上のようにして、このアナログ・デジタル変換器は、アナログ・デジタル変換回路１２を３個縦続接続した場合には、１つの入力アナログ信号から３ビット分のデジタル信号を取り出すことができる。

また、このアナログ・デジタル変換器は、アナログ信号入力部６ａに入力される入力アナログ信号の出力信号を入力アナログ信号として入力するような複数縦続接続をすることによって、１つの入力アナログ信号から、アナログ・デジタル変換回路１２を縦続接続した数のデジタル信号を取り出すことができる（このアナログ・デジタル変換器の処理が、本発明の「アナログ・デジタル変換回路を複数個縦続に接続し、前段のアナログ・デジタル変換回路の前記差分増幅手段の出力信号を次段に入力される入力信号とする」に相当する）。

尚、図５の構成で、最後に位置する増幅器１１ｃの出力は使用されない。このため、最下流の増幅器１１ｃは、差分信号の増幅に使用するのではなく、別目的の独立した増幅器として使用してもよい。

《第３実施形態》
以下、本発明の第３実施形態に係るアナログ・デジタル変換回路を図６−８の図面に基づいて説明する。

図６は、本実施形態に係るアナログ・デジタル変換回路の基本構成図である。このアナログ・デジタル変換回路は、アナログ信号入力部（ＩＮ）１３、デジタル信号出力部（Ｄ１−ｏｕｔ）１４、デジタル信号出力部（Ｄ２−ｏｕｔ）１５、アナログ信号出力部（ＡＮ−ｏｕｔ）１６、比較器（Ａ）１７、比較器（Ｂ）１８、演算増幅器（Ｃ）１９，演算増幅器（Ｄ）２０、抵抗２１−２７、および抵抗２８を備える。

抵抗２１，２２，２４はＲ_aの大きさの抵抗とする。抵抗２３は４Ｒ_aの大きさの抵抗である。抵抗２５，２６，２８はＲ_bの大きさの抵抗である。ここで、Ｒ_bは、Ｒ_aと同じ大
きさであってもよい。抵抗２７は７Ｒ_bの大きさの抵抗である。

このアナログ・デジタル変換回路のアナログ信号入力部１３に電圧Ｖ_INの信号が入力された場合を考える。

比較器１７において、入力アナログ信号の電圧Ｖ_INは比較器１７の＋側に入力されており、比較基準電圧Ｖ_ref（＝Ｖ_CC／２）は比較器１７の−側に入力されている。したがっ
て、比較器１７は、Ｖ_IN＞Ｖ_refの場合には２Ｖ_refの電圧の信号を出力し、Ｖ_IN＜Ｖ_ref
の場合にはゼロ電圧の信号を出力する。比較器１７による出力信号は、デジタル信号出力部１４から出力される。したがって、比較器１７の出力信号の電圧をＶ_Aとし、ａ₁＝０（Ｖ_IN＜Ｖ_ref）、ａ₁＝１（Ｖ_IN＞Ｖ_ref）とすると、

と表わせる。

デジタル信号出力部１４から出力される信号は、Ｖ_A＝２Ｖ_refの場合にはデジタル信号の１を、Ｖ_A＝０の場合にはデジタル信号の０をそれぞれ意味する。

また、比較器１８において、入力アナログ信号の電圧Ｖ_INとの比較電圧をＶ_Eとする。
比較電圧Ｖ_Eは、比較器１７の出力信号に依存し、

となる。したがって、（Ｖ_IN＞Ｖ_ref）のとき、Ｖ_E＝３Ｖ_ref／２となり、（Ｖ_IN＜Ｖ_ref）のとき、Ｖ_E＝Ｖ_ref／２となる。

入力アナログ信号の電圧Ｖ_INは比較器１８の＋側に入力されており、比較電圧Ｖ_Eは比
較器１８の−側に入力されている。したがって、比較器１８は、Ｖ_INの方が比較電圧Ｖ_E
よりも大きい場合には２Ｖ_ref（＝Ｖ_CC）の電圧の信号を、入力信号の電圧Ｖ_INの方が比
較電圧Ｖ_Eよりも小さい場合にはゼロ電圧の信号を出力する。したがって、比較器１８の
出力信号の電圧をＶ_Bとし、ａ₂＝０（Ｖ_IN＜Ｖ_E）、ａ₂＝１（Ｖ_IN＞Ｖ_E）とすると、

と表わせる。

比較器１８の出力信号は、デジタル信号出力部１５から出力される。

演算増幅器１９の出力信号の電圧Ｖ_Cは、式（１），（３）のａ₁，ａ₂を用いて、

となる。

また、演算増幅器２０にかかる電圧Ｖ_Fは、

となる。

また、演算増幅器２０の出力Ｖ_Dは、式（４），（５）を用いて、

となる。

そして、演算増幅器２０の出力信号の電圧Ｖ_Dは、アナログ信号出力部１６から出力さ
れる。すなわち、Ｖ_IN＞Ｖ_refで、かつ、Ｖ_IN＞Ｖ_E（＝３Ｖ_ref／２）の場合、Ｖ_D＝４（Ｖ_IN−Ｖ_ref−（Ｖ_ref／２））の電圧の信号がアナログ信号出力部１６から出力される。また、Ｖ_IN＞Ｖ_refで、かつ、Ｖ_IN＜Ｖ_E（＝３Ｖ_ref／２）の場合、Ｖ_D＝４（Ｖ_IN−Ｖ_ref−０）の電圧の信号がアナログ信号出力部１６から出力される。また、Ｖ_IN＜Ｖ_refで、かつ、Ｖ_IN＞Ｖ_E（＝Ｖ_ref／２）の場合、Ｖ_D＝４（Ｖ_IN−０−（Ｖ_ref／２））の電圧の信号がアナログ信号出力部１６から出力される。また、Ｖ_IN＜Ｖ_refで、かつ、Ｖ_IN＜Ｖ_E（＝Ｖ_ref／２）の場合、Ｖ_D＝４（Ｖ_IN−０−０）の電圧の信号がアナログ信号出力部１６から出力される。

以上のようにして、このアナログ・デジタル変換回路は、１つの入力アナログ信号から２ビット分のデジタル信号を取り出すことができる。

また、このアナログ・デジタル変換回路は、このアナログ・デジタル変換回路を複数縦続接続することによって、１つの入力アナログ信号から、アナログ・デジタル変換回路１２を縦続接続した数の２倍のデジタル信号を取り出すことができる。

また、アナログ信号出力部１６から出力される信号の電圧をε（量子化雑音）とすると、このアナログ・デジタル変換回路は、Ｖ_IN＝ａ₁Ｖ_ref＋（ａ₂Ｖ_ref／２）＋（ε／４）という電圧Ｖ_INの入力アナログ信号から、デジタル信号ａ₁とａ₂とを取り出し、ε／４を４倍した電圧εの信号を、アナログ信号出力部１６から出力するとみなすこともできる。

また、このアナログ・デジタル変換回路も、アナログ信号入力部１３に入力される入力アナログ信号の出力信号を入力アナログ信号として入力するような複数縦続接続をすることにより、第２実施形態で示したように、１つのアナログ信号から２ビットの整数倍のデジタル信号を取り出すことができる。

図６のアナログ・デジタル変換回路は、第１実施形態、第２実施形態における実施形態と同様に、入力アナログ信号からデジタル信号を取り出し、取り出されたデジタル信号をアナログ信号に変換した後、変換したアナログ信号を入力アナログ信号から差し引くと共に、差し引き分の信号をビット情報の桁数に相当する倍率で増幅（本実施例の場合は２ビットであるため４倍に増幅）した後、アナログ信号出力部１６から出力するとみることもできる。

そのため、図６を、図７に示すアナログ・デジタル変換部（Ａ／Ｄ変換部）と、図８に示すデジタル・アナログ変換部（Ｄ／Ａ変換部）とに分けて考えてみてもよい。図７と図８とにおいて、図６で説明を行った部分に関しては、図７，８中に同符号を付すことにより説明を省略する。

図７は、図６で示したアナログ・デジタル変換回路において、アナログ信号入力部１３に入力される入力アナログ信号から、比較器１７，１８での比較により、デジタル信号出力部１４，１５からデジタル信号を取り出すシステム構成を示している。したがって、図７に示す構成は、アナログ・デジタル変換部とみなすことができる。

図８は、図６で示したアナログ・デジタル変換回路において、入力アナログ信号から、比較器１７，１８の出力信号を差し引くと共に、ビット情報の桁数に相当する倍率で増幅して、アナログ信号出力部１６から出力するシステム構成を示している。したがって、図８に示す構成は、デジタル・アナログ変換部とみなすことができる。

尚、図６の構成で、最後に位置する増幅器２０の出力は使用されない。このため、増幅器２０は、差分信号の増幅に使用するのではなく、別目的の独立した増幅器として使用してもよい。
《第４実施形態》
以下、本発明の第４実施形態に係るアナログ・デジタル変換器を図９の図面に基づいて説明する。

図９は、本実施形態に係るアナログ・デジタル変換器の基本構成図である。このアナログ・デジタル変換器は、第１実施形態で示したアナログ・デジタル変換回路１２に、アナログ信号入力部（ＩＮ）２９、スイッチ（ＳＷ１）３０，スイッチ（ＳＷ２）３１，スイ
ッチ（ＳＷ３）３２，スイッチ接続端子３１ａ，３１ｂ，３２ａ，３２ｂ，コンデンサ（Ｃ１）３３，コンデンサ（Ｃ２）３４，アース３５，３６，ビット情報蓄積部３７を更に備える形態になっている。また、ビット情報蓄積部３７は、シフトレジスタ３８、およびスイッチ（ＳＷ）制御部３９を備えている。第１実施形態で図２を用いて説明を行った部分に関しては、図９中に図２と同符号を付すことにより説明を省略する。

アース３５，３６はアースであり、ゼロ電位とする。

コンデンサ３３，３４は、入力アナログ信号が十分に蓄えられる程度の大きさのコンデンサとする。コンデンサ３３，３４が本発明の「前記差分増幅手段で増幅された差分信号を蓄積するための第１および第２の信号蓄積手段」に相当する。なお、図９では、単にコンデンサ３３、３４としているが、信号を保持するサンプルホールド回路を用いてもよい。

スイッチの制御は、ビット情報蓄積部３７からの指令に基づいてスイッチ制御部３９が行う。

スイッチ３０はその開閉により、入力アナログ信号の切断と接続とをそれぞれ行う。

スイッチ３１はスイッチ接続端子３１ａと３１ｂとで接続する側を切り替える。スイッチ３２はスイッチ接続端子３２ａと３２ｂとで接続する側を切り替える。また、スイッチ制御部３９は、スイッチ３１とスイッチ３２とを同じタイミングで切り替える。すなわち、スイッチ制御部３９は、スイッチ３１をスイッチ接続端子３１ａから３１ｂに切り替える際には、スイッチ３２もまた同様にスイッチ接続端子３２ａから３２ｂに切り替える。スイッチ３１がスイッチ接続端子３１ｂに接続し、スイッチ３２がスイッチ接続端子３２ｂに接続している場合、スイッチ３１はアナログ信号入力部６（本発明の「入力端子」に相当）側に接続し、スイッチ３２はアナログ信号出力部８（本発明の「出力端子」に相当）側に接続している。また、スイッチ制御部３９は、スイッチ３１をスイッチ接続端子３１ｂから３１ａに切り替える際には、スイッチ３２もまた同様にスイッチ接続端子３２ｂから３２ａに切り替える。スイッチ３１がスイッチ接続端子３１ａに接続し、スイッチ３２がスイッチ接続端子３２ａに接続している場合、スイッチ３１はアナログ信号出力部８側に接続し、スイッチ３２はアナログ信号入力部６側に接続している。したがって、スイッチ制御部３９が本発明の「前記差分増幅手段の出力端子を前記第１の信号蓄積手段に接続したときに前記第２の信号蓄積手段に蓄積された信号を前記入力端子に入力させ、前記差分増幅手段の出力端子を前記第２の信号蓄積手段に接続したときに前記第１の信号蓄積手段に蓄積された信号を前記入力端子に入力させる切り替え手段」に相当する。

シフトレジスタ３８は、デジタル信号出力部７から出力されるデジタル信号をビットとして順次蓄積する。

また、例えば、ビット情報蓄積部３７は、内蔵するタイマや中央処理装置によりシフトレジスタ３８とスイッチ制御部３９を制御するようにしてもよい。ビット情報蓄積部３７に内蔵のタイマには、アナログ信号出力部８から出力される信号がコンデンサ３３，３４に蓄えられるまでの時間が予め調べられて設定されている。ビット情報蓄積部３７は、スイッチ制御部３９がスイッチ３１，３２を切り替える度に、シフトレジスタ３８に新たなビットを確保するための処理をする。

例として、アナログ信号入力部２９に電圧Ｖ_INのアナログ信号が入力された場合を考える。

次のアナログ・デジタル変換器の処理を処理（ａ）とする。

まず、システムの初期状態では、スイッチ制御部３９はスイッチ３０を閉じる。すなわち、入力アナログ信号がこのアナログ・デジタル変換器に入力されるようにする。そして、スイッチ制御部３９は、スイッチ３１をスイッチ接続端子３１ｂと接続し、スイッチ３２をスイッチ接続端子３２ｂと接続する。

アナログ信号入力部２９にアナログ信号が入力された際、スイッチ制御部３９は、ビット情報蓄積部３７の指令に基づいて、アナログ信号出力部８が出力する信号がコンデンサ３４に蓄えられるまでスイッチ３０を閉じたままとする。

電圧Ｖ_INの入力アナログ信号は、第１実施形態のアナログ・デジタル変換回路１２と同じ処理が施される。そして、デジタル信号ａ₁＝（１，０）がデジタル信号出力部７から
出力された際、アナログ信号出力部８から２（Ｖ_IN−ａ₁Ｖ_ref）の電圧のアナログ信号が出力される。そして、アナログ信号出力部８から出力された信号はコンデンサ３４に蓄積される。

次のアナログ・デジタル変換器の処理を処理（ｂ）とする。

すなわち、まず、スイッチ制御部３９はスイッチ３０を開ける。スイッチ３０が開くことにより、このアナログ・デジタル変換器は、変換器の外からのアナログ信号の入力が切断された状態となる。したがって、スイッチ制御部３９が本発明の「前記入力アナログ信号の前記入力端子への入力を切断する切断手段」に相当する。

次のアナログ・デジタル変換器の処理を処理（ｃ）とする。

すなわち、スイッチ制御部３９は、ビット情報蓄積部３７からの指令に基づいて、スイッチ３１とスイッチ３２とを同時に切り替える。そのことにより、コンデンサ３４に蓄えられていた信号がスイッチ接続端子３２ａから出力され、アナログ信号入力部６に入力される。そして、アナログ信号入力部６に入力された信号は、第１実施形態と同じ処理によって、デジタル信号ａ₂を意味する信号がデジタル信号出力部７から出力されるとともに
、２（２（Ｖ_IN−ａ₁Ｖ_ref）−ａ₂Ｖ_ref）の電圧のアナログ信号がアナログ信号出力部８から出力される。そして、アナログ信号出力部８から出力された信号は、コンデンサ３３に蓄えられる。

次のアナログ・デジタル変換器の処理を処理（ｄ）とする。

すなわち、スイッチ制御部３９は、ビット情報蓄積部３７からの指令に基づいて、スイッチ３１とスイッチ３２とを同時に切り替える。そのことにより、コンデンサ３３に蓄えられていた信号がスイッチ接続端子３１ｂから出力され、アナログ信号入力部６に入力される。そして、アナログ信号入力部６に入力された信号は、第１実施形態と同じ処理によって、デジタル信号ａ₃がデジタル信号出力部７から取り出されるとともに、２（２（２
（Ｖ_IN−ａ₁Ｖ_ref）−ａ₂Ｖ_ref）−ａ₃Ｖ_ref）の電圧のアナログ信号がアナログ信号出力部８から出力される。そして、アナログ信号出力部８から出力された信号は、コンデンサ３４に蓄えられる。

その後、ビット情報蓄積部３７が処理（ｃ）と処理（ｄ）とを繰り返し実行することにより、デジタル信号がａ₄，ａ₅，ａ₆，ａ₇・・・と次々に取り出される。このようにして、シフトレジスタ３８にビット情報が蓄えられる。ビット情報蓄積部３７が本発明の「前記切り替え手段により前記第１および第２の信号蓄積手段と前記入力端子および前記差分
増幅手段の出力端子とをそれぞれ交互に切り替えて接続し、順次生成される前記増幅された差分信号に対する前記参照信号との大小関係を判定する」に相当する。したがって、スイッチ制御部３９がスイッチ３１，３２を切り替える数をｍとすると、ｍ＋１のビット情報がシフトレジスタ３８に蓄えられる。このようにして、このアナログ・デジタル変換器は、１つのアナログ信号から複数のデジタル信号を取り出すことができる。

また、第１実施形態で示したアナログ・デジタル変換回路を使用する代わりに、第３実施形態で示したアナログ・デジタル変換回路を本実施形態に対応させて使用することもできる。その場合、アナログ・デジタル変換器は、スイッチ３１，３２の１度の切り替えで、２ビット取り出すことができる。その場合にも、本実施形態と同様の３つのスイッチと２つのコンデンサで実施できる。ただし、第３実施形態で示したアナログ・デジタル変換回路は、図６で示したように２つのデジタル信号出力部があるので、デジタル信号出力部の数に対応する数のシフトレジスタが必要となる。この場合に、スイッチ制御部３９がスイッチ３１，３２を切り替える数をｍとすると、２（ｍ＋１）のビット情報がシフトレジスタに蓄えられる。

フラッシュ型アナログ・デジタル変換器のシステム構成図である。 本発明の第１実施形態に係るアナログ・デジタル変換回路のシステム構成図である。 比較器１０の動作を示す図である。 比較器１０の動作を示す図である。 本発明の第２実施形態に係るアナログ・デジタル変換器のシステム構成図である。 本発明の第３実施形態に係るアナログ・デジタル変換回路のシステム構成図である。 本発明の第３実施形態に係るアナログ・デジタル変換回路のアナログ・デジタル変換部のシステム構成図である。 本発明の第３実施形態に係るアナログ・デジタル変換回路のデジタル・アナログ変換部のシステム構成図である。 本発明の第４実施形態に係るアナログ・デジタル変換器のシステム構成図である。

符号の説明

１ アナログ信号入力部
２−１〜２−ｎ デジタル信号出力部
３−１〜３−ｎ 比較器
４−１〜４−（ｎ＋１） 抵抗
５ アース
６，６ａ〜６ｃ アナログ信号入力部（ＩＮ）
７，７ａ〜７ｃ デジタル信号出力部（Ｄ１−ｏｕｔ）
８，８ａ〜８ｃ アナログ信号出力部（ＡＮ−ｏｕｔ）
９ａ〜９ｈ 抵抗
１０，１０ａ〜１０ｃ 比較器（Ａ）
１１，１１ａ〜１１ｃ 演算増幅器（Ｂ）
１２，１２ａ〜１２ｃ アナログ・デジタル変換回路
１３ アナログ信号入力部（ＩＮ）
１４ デジタル信号出力部（Ｄ１−ｏｕｔ）
１５ デジタル信号出力部（Ｄ２−ｏｕｔ）
１６ アナログ信号出力部（ＡＮ−ｏｕｔ）
１７ 比較器（Ａ）
１８ 比較器（Ｂ）
１９ 演算増幅器（Ｃ）
２０ 演算増幅器（Ｄ）
２１〜２８ 抵抗
３０ スイッチ（ＳＷ１）
３１ スイッチ（ＳＷ２）
３１ａ，３１ｂ スイッチ接続端子
３２ スイッチ（ＳＷ３）
３２ａ，３２ｂ スイッチ接続端子
３３，３４ コンデンサ
３５，３６ アース
３７ 情報ビット取り出し部
３８ シフトレジスタ
３９ スイッチ（ＳＷ）制御部

Claims (5)

1. 入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定し、前記大小関係を示すビット情報を出力する手段と、
   前記ビット情報に相当するアナログ基準信号を生成する手段と、
   前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段と
   を有するアナログ・デジタル変換回路。
2. 入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定し、前記大小関係を示すビット情報を出力する手段と、
   前記ビット情報に相当するアナログ基準信号を生成する手段と、
   前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段と
   を有するアナログ・デジタル変換回路を複数個縦続に接続し、
   前段のアナログ・デジタル変換回路の前記差分増幅手段の出力信号を次段に入力される入力信号とするアナログ・デジタル変換器。
3. 入力端子に入力された入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定し、前記大小関係を示すビット情報を出力する手段と、
   前記ビット情報に相当するアナログ基準信号を生成する手段と、
   前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅手段と、
   前記差分増幅手段で増幅された差分信号を蓄積するための第１および第２の信号蓄積手段と、
   前記入力アナログ信号の前記入力端子への入力を切断する切断手段と、
   前記切断手段による入力信号の切断の後、前記差分増幅手段の出力端子を前記第１の信号蓄積手段に接続したときに前記第２の信号蓄積手段に蓄積された信号を前記入力端子に入力させ、前記差分増幅手段の出力端子を前記第２の信号蓄積手段に接続したときに前記第１の信号蓄積手段に蓄積された信号を前記入力端子に入力させる切り替え手段とを備え、
   前記切り替え手段により前記第１および第２の信号蓄積手段と前記入力端子および前記差分増幅手段の出力端子とをそれぞれ交互に切り替えて接続し、順次生成される前記増幅された差分信号に対する前記参照信号との大小関係を判定するアナログ・デジタル変換器。
4. 入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して前記大小関係を示すビット情報を出力するステップと、
   前記ビット情報に相当するアナログ基準信号を生成するステップと、
   前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅ステップと
   を実行するアナログ・デジタル変換方法。
5. 入力端子に入力された入力アナログ信号と所定の参照信号とを比較して信号強度の大小関係を判定して前記大小関係を示すビット情報を出力するステップと、
   前記ビット情報に相当するアナログ基準信号を生成するステップと、
   前記入力アナログ信号から前記アナログ基準信号を減算した差分信号を前記ビット情報の桁数に相当する倍率で増幅する差分増幅ステップと、
   前記入力アナログ信号の前記入力端子への入力を切断する切断ステップと、
   前記切断ステップによる入力信号の切断の後、前記差分増幅ステップの出力端子を第１
   の信号蓄積手段に接続したときに第２の信号蓄積手段に蓄積された信号を前記入力端子に入力させ、前記差分増幅ステップの出力端子を前記第２の信号蓄積手段に接続したときに前記第１の信号蓄積手段に蓄積された信号を前記入力端子に入力させる切り替えステップとを実行し、
   前記切り替えステップを繰り返すことにより前記第１および第２の信号蓄積手段と前記入力端子および前記差分増幅ステップの出力端子とをそれぞれ交互に切り替えて接続し、順次生成される前記増幅された差分信号に対する前記参照信号との大小関係を判定するアナログ・デジタル変換方法。

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