JPS61208317A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- JPS61208317A JPS61208317A JP4858185A JP4858185A JPS61208317A JP S61208317 A JPS61208317 A JP S61208317A JP 4858185 A JP4858185 A JP 4858185A JP 4858185 A JP4858185 A JP 4858185A JP S61208317 A JPS61208317 A JP S61208317A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ／デジタル変換器に関する。
背１挟術
第３図は、先行技術の並列電圧比較型のアナログ／デジ
タル変換器（以下Ａ／Ｄ変換器と略称する）１の電気的
構成を示す電気回路図である。Ａ／Ｄ変換８１は、抵抗
からなるラダー回路２を備える。ここでＡ／Ｄ’＆換器
１からの出力が！ビットであるとき、ラダー回路２を構
成するラダー抵抗は、２ 個の抵抗Ｒ１、Ｒ２、Ｒ３、
・・・、Ｒ２からなる、この各ラダー抵抗間の接続点Ａ
ｔｔＡ２ｔ一 ・・・ＩＡ（２１）（以下総括的に参照符Ａで示す）か
らの出力は、２−１個の比較器ＣＰ１．ＣＰ２、・・・
、ＣＰ（２−１）（以下総括的に参照符ＣＰで示す）の
各反松入力端子に接続される。これらの比較器ＣＰの非
反転入力端子には、それぞれ共通に、アナログ量の入力
電圧が与えられる。比較器ＣＰからの出力は、エンコー
ダ３に与えられ、前述したように！ビットの出力が得ら
れる。
タル変換器（以下Ａ／Ｄ変換器と略称する）１の電気的
構成を示す電気回路図である。Ａ／Ｄ変換８１は、抵抗
からなるラダー回路２を備える。ここでＡ／Ｄ’＆換器
１からの出力が！ビットであるとき、ラダー回路２を構
成するラダー抵抗は、２ 個の抵抗Ｒ１、Ｒ２、Ｒ３、
・・・、Ｒ２からなる、この各ラダー抵抗間の接続点Ａ
ｔｔＡ２ｔ一 ・・・ＩＡ（２１）（以下総括的に参照符Ａで示す）か
らの出力は、２−１個の比較器ＣＰ１．ＣＰ２、・・・
、ＣＰ（２−１）（以下総括的に参照符ＣＰで示す）の
各反松入力端子に接続される。これらの比較器ＣＰの非
反転入力端子には、それぞれ共通に、アナログ量の入力
電圧が与えられる。比較器ＣＰからの出力は、エンコー
ダ３に与えられ、前述したように！ビットの出力が得ら
れる。
このＡ／Ｄ変換器１において、ラダー回路２を構成する
各ラダー抵抗の抵抗値は、たとえばっぎのように設定さ
れる。Ｒ２，Ｒ３，・・・、Ｒ（２”−１）＝Ｒ，Ｒ１
＝３・Ｒ／２、Ｒ２’＝Ｒ／２．このように設定された
各ラダー抵抗の抵抗値によって、基準電圧ＶＲは分圧さ
れ、各ラダー抵抗間の接続、克Ａには、それぞれＶＲ／
２ だけ相互にずれた電圧が与えられる。したがって
比較器ＣＰの各反転入力端子に与えられるこのような電
圧によって、前記入力電圧のレベルを比較する。
各ラダー抵抗の抵抗値は、たとえばっぎのように設定さ
れる。Ｒ２，Ｒ３，・・・、Ｒ（２”−１）＝Ｒ，Ｒ１
＝３・Ｒ／２、Ｒ２’＝Ｒ／２．このように設定された
各ラダー抵抗の抵抗値によって、基準電圧ＶＲは分圧さ
れ、各ラダー抵抗間の接続、克Ａには、それぞれＶＲ／
２ だけ相互にずれた電圧が与えられる。したがって
比較器ＣＰの各反転入力端子に与えられるこのような電
圧によって、前記入力電圧のレベルを比較する。
このようにして比較器ＣＰは、基準電圧ＶＲの各分圧さ
れた電圧の値と入力電圧とを比較し、その入力電圧のレ
ベルに対応する出力は、比較１ｌＣＰからエンコーダ３
に与えられ、符号化されでｌビットのデジタル信号とし
て出力さ紅る。
れた電圧の値と入力電圧とを比較し、その入力電圧のレ
ベルに対応する出力は、比較１ｌＣＰからエンコーダ３
に与えられ、符号化されでｌビットのデジタル信号とし
て出力さ紅る。
このようなＡ／、Ｄ変換ｉ％１においては、Ａ／Ｄ変換
動作は、高速度で行なうことができるけれども、前述し
たように、たとえばｌビットの出力が必要な場合、比較
器を２′−１個だけ設けねばならないなど、回路の構成
が１１雑になってしまうという問題点があった。
動作は、高速度で行なうことができるけれども、前述し
たように、たとえばｌビットの出力が必要な場合、比較
器を２′−１個だけ設けねばならないなど、回路の構成
が１１雑になってしまうという問題点があった。
第４図は、先行技術の逐次電圧比較型のＡ／Ｄ変ｔＩＡ
ａＩＯの電気的枯成を示す電気回路図である。
ａＩＯの電気的枯成を示す電気回路図である。
Ａ／Ｄ変換器１０は、第３図を参照して説明した先行技
術のＡ／Ｄ変換器１におけると同じく、抵抗からなるラ
ダー回路１１を備える。このラダー回路１１は、抵抗Ｒ
１，Ｒ２，・・・、Ｒｂからなる。ここでこのＡ／Ｄ変
換器１０がら得ようとするデジタル信号が、ｌビットで
あるとき、ｂ＝２ ＋１である。このようなラダー回
路１１の各抵抗量の接続点Ｂ １ 、Ｂ ２ 、・・・
、Ｂｂがらの各出力は、樹木構造をなすラインを介して
、比較器ＣＰＯの反転入力端子に与えられろ、＊たこの
反転入力端子は、コンデンサＣを介して接地される。
術のＡ／Ｄ変換器１におけると同じく、抵抗からなるラ
ダー回路１１を備える。このラダー回路１１は、抵抗Ｒ
１，Ｒ２，・・・、Ｒｂからなる。ここでこのＡ／Ｄ変
換器１０がら得ようとするデジタル信号が、ｌビットで
あるとき、ｂ＝２ ＋１である。このようなラダー回
路１１の各抵抗量の接続点Ｂ １ 、Ｂ ２ 、・・・
、Ｂｂがらの各出力は、樹木構造をなすラインを介して
、比較器ＣＰＯの反転入力端子に与えられろ、＊たこの
反転入力端子は、コンデンサＣを介して接地される。
一方、比較器ＣＰＯの非反転入力端子には、デジタル信
号に変換される入力信号であるアナログ電圧が与えられ
る。またＡ／Ｄ変換器】Ｏには、たとえば７リツププロ
ツプ回路などからなるｍ個の記憶手段ＭＯ，Ｍｌ、・・
・、Ｍ（ｍ−１）（以下総括的に参照符Ｍで示す）を備
える。前記比較器ＣＰＯの出力は、これら複数の記憶手
段Ｍに順次与えられる。すなわちＡ／Ｄ！換器１０は、
入力されるアナログ電圧ヘッダー回路１１からの各出力
が、スイッチング回路１２を介して出力された基準電圧
とを比較する。このような比較動作が一回行なわれる。
号に変換される入力信号であるアナログ電圧が与えられ
る。またＡ／Ｄ変換器】Ｏには、たとえば７リツププロ
ツプ回路などからなるｍ個の記憶手段ＭＯ，Ｍｌ、・・
・、Ｍ（ｍ−１）（以下総括的に参照符Ｍで示す）を備
える。前記比較器ＣＰＯの出力は、これら複数の記憶手
段Ｍに順次与えられる。すなわちＡ／Ｄ！換器１０は、
入力されるアナログ電圧ヘッダー回路１１からの各出力
が、スイッチング回路１２を介して出力された基準電圧
とを比較する。このような比較動作が一回行なわれる。
各比較動作ごとの比較Ｂｃｐｏからの出力は、前記記憶
手段Ｍの最上位ビットである記憶手段Ｍ（ｍ−１）から
順次与えられる。
手段Ｍの最上位ビットである記憶手段Ｍ（ｍ−１）から
順次与えられる。
この調回の比較動作が終了したと外の記憶手段Ｍの各ビ
ットの内容が、Ａ／Ｄ変換器１０からの出力内容となる
。
ットの内容が、Ａ／Ｄ変換器１０からの出力内容となる
。
またスイッチング回路１２の各段ＤＯ，Ｄｉ、・・・。
Ｄ（ｍ−１）（以下総括的に参照符りで示す）を構成す
る各ラインには、この各段りに対応する前記各記憶手段
Ｍからの信号が、１つおきのラインごとにアナログスイ
ッチを介して与えられる。また前記各記憶手段Ｍからの
信号が、インバータＩＯ。
る各ラインには、この各段りに対応する前記各記憶手段
Ｍからの信号が、１つおきのラインごとにアナログスイ
ッチを介して与えられる。また前記各記憶手段Ｍからの
信号が、インバータＩＯ。
ｒ １ 、 ・・・、ｒ （ｍ −１）（以下総括的に
参照符Ｉで示す）によりて反転され、この反転された信
号が前記非反転信号が与えられるラインとは異なるライ
ンの１つおきのラインごとに与えられる。
参照符Ｉで示す）によりて反転され、この反転された信
号が前記非反転信号が与えられるラインとは異なるライ
ンの１つおきのラインごとに与えられる。
以上のような構成を有するＡ／Ｄｖ換１Ｂ１０の動作を
説明する。まず最上位ビットに対応する記憶手段Ｍ（ｍ
ｌ）の内容を論理「１」とし、残余の記憶手段の内容を
論！！１ｒＯＪとする。このときラグ−回路１１におけ
る接続点Ｂｂの分圧電圧が、順次−個のアナログスイッ
チを介して、比較ＷＣＰＯの反転入力端子に与えられる
。この電圧を基準電圧として、アナログ電圧が比較、弁
別される。
説明する。まず最上位ビットに対応する記憶手段Ｍ（ｍ
ｌ）の内容を論理「１」とし、残余の記憶手段の内容を
論！！１ｒＯＪとする。このときラグ−回路１１におけ
る接続点Ｂｂの分圧電圧が、順次−個のアナログスイッ
チを介して、比較ＷＣＰＯの反転入力端子に与えられる
。この電圧を基準電圧として、アナログ電圧が比較、弁
別される。
ここでアナログ電圧が基準電圧よりも大きければ、比較
器ＣＰＯはハイレベルの信号を出力し、記憶手段Ｍ（糟
１）の内容を論１！ｌｒｌ Ｊに保持する。
器ＣＰＯはハイレベルの信号を出力し、記憶手段Ｍ（糟
１）の内容を論１！ｌｒｌ Ｊに保持する。
一方、アナログ電圧が前記基準電圧よりも小さいとき、
比較器ＣＰＯの出力はローレベルであり、このとき前記
記憶手段Ｍ（ｍ−１）の内容を論！ｌｒＯＪとする。こ
のようにして、各記憶手段Ｍの内容が順次決定される。
比較器ＣＰＯの出力はローレベルであり、このとき前記
記憶手段Ｍ（ｍ−１）の内容を論！ｌｒＯＪとする。こ
のようにして、各記憶手段Ｍの内容が順次決定される。
このようなＡ／Ｄ′ｉｉ換器１０では、第３図示のＡ／
Ｄ変換器１よりも回路構成は簡略化されるけれども、前
述したように１回の比較動作によって、アナログスイッ
チを一個介するので、このアナログスイッチの抵抗のた
めに１回の比較動作に時間がかかり、またこの比較動作
を一回繰り返し行なうためにＡ／Ｄ変換に時間がかかっ
てしまうという問題点があった。
Ｄ変換器１よりも回路構成は簡略化されるけれども、前
述したように１回の比較動作によって、アナログスイッ
チを一個介するので、このアナログスイッチの抵抗のた
めに１回の比較動作に時間がかかり、またこの比較動作
を一回繰り返し行なうためにＡ／Ｄ変換に時間がかかっ
てしまうという問題点があった。
発明が解決しようとする問題点
本発明は、上述の問題点を解決し、簡略化された回路構
成で、Ａ／Ｄｌ！換に要する時間を雉縮することができ
るＡ／Ｄ変換器を提供することを目的とする。
成で、Ａ／Ｄｌ！換に要する時間を雉縮することができ
るＡ／Ｄ変換器を提供することを目的とする。
問題点を解決するための手段
本発明は、基準電圧を予め定めた態様に分圧する抵抗か
らなるラダー回路と、 ラダー回路からの出力を導通または遮断する１つまたは
複数のスイッチング手段と、 スイッチング手・段からの出力が基準電圧としで与えら
れ、入力されるアナログ電圧との比較を行なう比較手段
と、 比較手段からの出力を受信し、符号化されたデジタル信
号を出力するエンコーダと、 エンコーダからの信号を記憶し、前記スイッチング手段
のスイッチング動作を選択的に制御する信号を出力する
記憶手段とを含み、 前記比較手段による比較動作は、出力されるデジタル信
号のピット数の値を超えない回数行なわれるようにした
ことを特徴とするアナログ／デジタル変換器である。
らなるラダー回路と、 ラダー回路からの出力を導通または遮断する１つまたは
複数のスイッチング手段と、 スイッチング手・段からの出力が基準電圧としで与えら
れ、入力されるアナログ電圧との比較を行なう比較手段
と、 比較手段からの出力を受信し、符号化されたデジタル信
号を出力するエンコーダと、 エンコーダからの信号を記憶し、前記スイッチング手段
のスイッチング動作を選択的に制御する信号を出力する
記憶手段とを含み、 前記比較手段による比較動作は、出力されるデジタル信
号のピット数の値を超えない回数行なわれるようにした
ことを特徴とするアナログ／デジタル変換器である。
作 用
基準電圧を予め定めた態様に分圧する抵抗からなるラグ
−回路を設ける。このラグ−回路からの出力は、１つま
たは複数のスイッチング手段を介して、比較手段に基準
電圧として与えられる。この比較手段は、他の入力され
るアナログ電圧を比較弁別する。この比較手段からの出
力は、エンコーダによって符号化さに、記憶手段に記憶
される。
−回路を設ける。このラグ−回路からの出力は、１つま
たは複数のスイッチング手段を介して、比較手段に基準
電圧として与えられる。この比較手段は、他の入力され
るアナログ電圧を比較弁別する。この比較手段からの出
力は、エンコーダによって符号化さに、記憶手段に記憶
される。
またこの比較手段による比較動作は、出力されるデジタ
ル信号のビット数の値を超えない回数行なわれるように
した。したがりてアナログ／デジタル変換器の回路構成
を簡略化することができるとともに、そのアナログ／デ
ジタル変換の動作速度を向上することができる。
ル信号のビット数の値を超えない回数行なわれるように
した。したがりてアナログ／デジタル変換器の回路構成
を簡略化することができるとともに、そのアナログ／デ
ジタル変換の動作速度を向上することができる。
実施例
＃１図は、本発明の一実施例のアナログ／デジタル（以
下Ａ／Ｄと略称する）変換器２０の電気的′構成を示す
電気回路図である。Ａ／Ｄ変換器２０には、抵抗からな
り、基準電圧ＶＲを分圧するラダー回路２１が備えられ
る。またこのＡ／Ｄ変換器２０から出力されるデジタル
信号が、ｎビットであると軽、このラダー回路２１を構
成する抵抗は２′個が直列に接続されて構成される。
下Ａ／Ｄと略称する）変換器２０の電気的′構成を示す
電気回路図である。Ａ／Ｄ変換器２０には、抵抗からな
り、基準電圧ＶＲを分圧するラダー回路２１が備えられ
る。またこのＡ／Ｄ変換器２０から出力されるデジタル
信号が、ｎビットであると軽、このラダー回路２１を構
成する抵抗は２′個が直列に接続されて構成される。
本発明は、このｎビットの出力ビツシ数に関して、これ
をにピッ）（ｋｉｎ）ごとの比較動作の繰り返しによっ
て、このｎビットの出力を得ようとするものである。し
たがってＡ／Ｄ変換器２０には、たとえば７リツプ７ａ
ツブ回路などからなるに個の記憶手段ＭＭ（ｋ−１）、
ＭＭ（ｋ−２）、・・・、ＭＭＯ（以下総括的に参照
符ＭＭで示す）が備えられる。
をにピッ）（ｋｉｎ）ごとの比較動作の繰り返しによっ
て、このｎビットの出力を得ようとするものである。し
たがってＡ／Ｄ変換器２０には、たとえば７リツプ７ａ
ツブ回路などからなるに個の記憶手段ＭＭ（ｋ−１）、
ＭＭ（ｋ−２）、・・・、ＭＭＯ（以下総括的に参照
符ＭＭで示す）が備えられる。
これらの各記憶手段ＭＭには、各記憶手段ＭＭのメモリ
内容を出力するラインと、このメモリ内容をインバータ
Ｉ Ｎ（ｋ−１）ｔ Ｉ Ｎ（ｋ−２）ｔ・・・、ｌ
Ｎ０（以下総括的に参照１ｉＩＮで示す）を介して、出
力するラインとが設けられる。
内容を出力するラインと、このメモリ内容をインバータ
Ｉ Ｎ（ｋ−１）ｔ Ｉ Ｎ（ｋ−２）ｔ・・・、ｌ
Ｎ０（以下総括的に参照１ｉＩＮで示す）を介して、出
力するラインとが設けられる。
ラダー回路２１を、前述のようにＳ＊する各抵抗間の接
続点Ｃ１，Ｃ２，・・・、Ｃ（２−１）（以下総括的に
参照符Ｃで示す）からは、各抵抗によって分圧された基
準電圧を共通ライン、／ １ 、／ ２ 、・・・。
続点Ｃ１，Ｃ２，・・・、Ｃ（２−１）（以下総括的に
参照符Ｃで示す）からは、各抵抗によって分圧された基
準電圧を共通ライン、／ １ 、／ ２ 、・・・。
／（２−１）（以下総括的に参照符！で示す）に選択的
に出力するう、インがそれぞれ設けられる。これらのラ
インと、前記各記憶手段ＭＭからのそれぞれ２つのライ
ンとは、第３図に示すように選択的にアナログスイッチ
Ｔを介して接続される。これらのアナログスイッチＴか
らなるスイッチング回路２２からの出力は、前述したよ
うに各共通ライン！ｔと選択的に接続さ紅、それぞれの
共通ライン！は、２４−１個の比較器ＣＰＯ，ＣＰＩ、
・・・、ＣＰ２’ −１（以下総括的に参照符ＣＰで示
す）の反松入力端子にそれぞれ入力される。
に出力するう、インがそれぞれ設けられる。これらのラ
インと、前記各記憶手段ＭＭからのそれぞれ２つのライ
ンとは、第３図に示すように選択的にアナログスイッチ
Ｔを介して接続される。これらのアナログスイッチＴか
らなるスイッチング回路２２からの出力は、前述したよ
うに各共通ライン！ｔと選択的に接続さ紅、それぞれの
共通ライン！は、２４−１個の比較器ＣＰＯ，ＣＰＩ、
・・・、ＣＰ２’ −１（以下総括的に参照符ＣＰで示
す）の反松入力端子にそれぞれ入力される。
この比較器ＣＰの非反転入力端子には、デジタル信号に
変換される入力電圧であるアナログ電圧が、それぞれ共
通に与えられる。このような比較ｎＣＰからの出力は、
それぞれエンコーダ２３に出力され、エンコーダ２３か
らの出力は、Ａ／Ｄ変換器２０からの出力として取出さ
れるとともに、前述の記憶手段ＭＭに、後述するように
与えられる。
変換される入力電圧であるアナログ電圧が、それぞれ共
通に与えられる。このような比較ｎＣＰからの出力は、
それぞれエンコーダ２３に出力され、エンコーダ２３か
らの出力は、Ａ／Ｄ変換器２０からの出力として取出さ
れるとともに、前述の記憶手段ＭＭに、後述するように
与えられる。
第２図は、第１図で示したＡ／Ｄ変換器２０において、
ｎ＝４、ｋ＝２、比較回数！＝２であるＡ／Ｄ変換器２
０の構成を示す電気回路図である。
ｎ＝４、ｋ＝２、比較回数！＝２であるＡ／Ｄ変換器２
０の構成を示す電気回路図である。
Ａ／Ｄ変換器２０のラグ−回路２１は、１６個の抵抗Ｒ
１，Ｒ２，・・・、Ｒ１６からなる、ここで各抵抗の値
は、下記のように定められる。Ｒ２＝Ｒ３＝・・・＝Ｒ
１５＝Ｒ％Ｒ１＝３・Ｒ／２、Ｒ１６＝Ｒ／２゜ 第２図に示すＡ／Ｄ変換３２０は、２ビツトずつの比較
を行なうので、２”−１＝３個の比較器ＣＰＯ，ＣＰＩ
、ＣＰ２が用いられる。またこの比較器ＣＰの反転入力
端子には、３本の共通ライン、ｉ’ Ｏｔノ１，１２が
それぞれ接続される。
１，Ｒ２，・・・、Ｒ１６からなる、ここで各抵抗の値
は、下記のように定められる。Ｒ２＝Ｒ３＝・・・＝Ｒ
１５＝Ｒ％Ｒ１＝３・Ｒ／２、Ｒ１６＝Ｒ／２゜ 第２図に示すＡ／Ｄ変換３２０は、２ビツトずつの比較
を行なうので、２”−１＝３個の比較器ＣＰＯ，ＣＰＩ
、ＣＰ２が用いられる。またこの比較器ＣＰの反転入力
端子には、３本の共通ライン、ｉ’ Ｏｔノ１，１２が
それぞれ接続される。
ここでラグ−回路２１の接続点Ｃ４、Ｃ８、Ｃ１２は、
それぞれアナログスイッチＴ Ｏ、Ｔ １ 、Ｔ ２を
介して、それぞれ共通フィン７２．ノ１．！Ｏに接続さ
れる。このアナログスイッチ１０．Ｔ１．Ｔ２には、Ａ
／Ｄ変換器２０を起動させる際のスタート信号が共通に
与えられる。また共通ラインノ２には接続、貞ＣＩ、Ｃ
５，Ｃ９，Ｃ１３が、アナログスイッチＴ ３ 、Ｔ
４ ；Ｔ ５ 、Ｔ ６ ；Ｔ ７ 、Ｔ ８ ；Ｔ
９ 。
それぞれアナログスイッチＴ Ｏ、Ｔ １ 、Ｔ ２を
介して、それぞれ共通フィン７２．ノ１．！Ｏに接続さ
れる。このアナログスイッチ１０．Ｔ１．Ｔ２には、Ａ
／Ｄ変換器２０を起動させる際のスタート信号が共通に
与えられる。また共通ラインノ２には接続、貞ＣＩ、Ｃ
５，Ｃ９，Ｃ１３が、アナログスイッチＴ ３ 、Ｔ
４ ；Ｔ ５ 、Ｔ ６ ；Ｔ ７ 、Ｔ ８ ；Ｔ
９ 。
ＴＩＯを介して接続される。また共通ライン！１には、
接続点Ｃ２，Ｃ６，Ｃ１Ｏ，Ｃ１４が、それぞれアナロ
グスイッチＴｌ １．Ｔｌ ２； Ｔｌ ３．Ｔ１４；
Ｔｌ ５．Ｔｌ ６；Ｔｌ ７．Ｔｌ ８を介して接続
される。！ｉた共通ラインノ０には、接続点Ｃ３゜Ｃ７
，Ｃ１１，Ｃ１５が、それぞれアナログスイッチＴ１９
．Ｔ２０；Ｔ２１．Ｔ２２；Ｔ２３．Ｔ２４；Ｔ２５．
Ｔ２６を介して接続される。
接続点Ｃ２，Ｃ６，Ｃ１Ｏ，Ｃ１４が、それぞれアナロ
グスイッチＴｌ １．Ｔｌ ２； Ｔｌ ３．Ｔ１４；
Ｔｌ ５．Ｔｌ ６；Ｔｌ ７．Ｔｌ ８を介して接続
される。！ｉた共通ラインノ０には、接続点Ｃ３゜Ｃ７
，Ｃ１１，Ｃ１５が、それぞれアナログスイッチＴ１９
．Ｔ２０；Ｔ２１．Ｔ２２；Ｔ２３．Ｔ２４；Ｔ２５．
Ｔ２６を介して接続される。
またこれらのアナログスイッチＴ３．Ｔ１１．Ｔ１９、
Ｔ５．Ｔ１３．Ｔ２１ には、それぞれ共通に記憶手
段ＭＭＩからの信号が与えられる。記憶手段ＭＭＩから
の信号は、インバータＩＮＶＩを介して反転され、アナ
ログスイッチＴ７．Ｔ１５．Ｔ２３、Ｔ９．Ｔｌ ７．
Ｔ２５に、共通に与えられる。
Ｔ５．Ｔ１３．Ｔ２１ には、それぞれ共通に記憶手
段ＭＭＩからの信号が与えられる。記憶手段ＭＭＩから
の信号は、インバータＩＮＶＩを介して反転され、アナ
ログスイッチＴ７．Ｔ１５．Ｔ２３、Ｔ９．Ｔｌ ７．
Ｔ２５に、共通に与えられる。
またアナログスイッチＴ４．ＴＩ ２．Ｔ２０．Ｔ８、
Ｔ１６．Ｔ２４には、記憶手段ＭＭＯからの信号が与え
られる。記憶手段ＭＭＯからの信号は、インバータＩ
ＮＶＯを介して、アナログスイッチＴ６．Ｔ１４．Ｔ２
２．Ｔ１０．ＴｌＢ、Ｔ２６ に、共通に与えられる
。
Ｔ１６．Ｔ２４には、記憶手段ＭＭＯからの信号が与え
られる。記憶手段ＭＭＯからの信号は、インバータＩ
ＮＶＯを介して、アナログスイッチＴ６．Ｔ１４．Ｔ２
２．Ｔ１０．ＴｌＢ、Ｔ２６ に、共通に与えられる
。
このような構成を有するデジタル／アナログ （以下Ｄ
／Ａと略称する）変換器２４欠らの出力は、各共通ライ
ンノを介して、比較器ＣＰにそれぞれ与えられる。これ
らの３個の比較器ＣＰからの出力はエンコーダ２３に入
力される。
／Ａと略称する）変換器２４欠らの出力は、各共通ライ
ンノを介して、比較器ＣＰにそれぞれ与えられる。これ
らの３個の比較器ＣＰからの出力はエンコーダ２３に入
力される。
エンコーダ２３は、ＯＲデー）Ｇ１．Ｇ２および排他的
論理和回路（以下ＸＯＲデージと略称する）Ｇ ３ 、
Ｇ ４とを備える。比較１ｉｃＰＺからの出力は、ＯＲ
？−）Ｇ１．Ｇ２＃よｔ／ＸＯＲデー）Ｇ３の一方入力
側にそれぞれ与えられる。＊た比較器ＣＰＩからの出力
は、ＸＯＲデー）Ｇ３の他方入力側およびＸＯＲデー）
Ｇ４の一方入力側に与えられる。比較器ＣＰＯからの出
力は、ＸＯＲデー）Ｇ４の他方入力側に与えられる。
論理和回路（以下ＸＯＲデージと略称する）Ｇ ３ 、
Ｇ ４とを備える。比較１ｉｃＰＺからの出力は、ＯＲ
？−）Ｇ１．Ｇ２＃よｔ／ＸＯＲデー）Ｇ３の一方入力
側にそれぞれ与えられる。＊た比較器ＣＰＩからの出力
は、ＸＯＲデー）Ｇ３の他方入力側およびＸＯＲデー）
Ｇ４の一方入力側に与えられる。比較器ＣＰＯからの出
力は、ＸＯＲデー）Ｇ４の他方入力側に与えられる。
ＯＲデー）Ｇｌ、Ｇ２かもの出力は、ライン！３．７４
を介して、Ａ／Ｄ ′Ｊｉ換ｎ２０からの出力として導
出さ紅るとともに、ライン７５ ＊ Ｉ ６を介して、
個別に記憶゛手段ＭＭＩ、ＭＭＯに与えられる。
を介して、Ａ／Ｄ ′Ｊｉ換ｎ２０からの出力として導
出さ紅るとともに、ライン７５ ＊ Ｉ ６を介して、
個別に記憶゛手段ＭＭＩ、ＭＭＯに与えられる。
このような構成を有するＡ／Ｄ変換ｎ２０の動作状態を
説明する。まずスタート信号がハイレベルとされる。こ
のと１１７ナログスイツチＴｏ、Ｔ１、Ｔ２が導通し、
したがってラグ−回路２１の接続点Ｃ４，Ｃ８，Ｃ１２
における電圧が、それぞれ比較器ＣＰ２．ＣＰ１．ＣＰ
Ｏの反転入力端子に与えられる０次に比較されるアナロ
グ電圧が、各比較器ＣＰ２．ＣＰ１．ＣＰＯの非反転入
力端子に与えられ、前記基準電圧と比較される。この各
比較器ＣＰからの出力は４、エンコーダ２３に入力さ八
、ライン７３．７４を介する出力は、ライン／ ５．７
６を介して、各記憶手段ＭＭＩ、ＭＭＯに入力される。
説明する。まずスタート信号がハイレベルとされる。こ
のと１１７ナログスイツチＴｏ、Ｔ１、Ｔ２が導通し、
したがってラグ−回路２１の接続点Ｃ４，Ｃ８，Ｃ１２
における電圧が、それぞれ比較器ＣＰ２．ＣＰ１．ＣＰ
Ｏの反転入力端子に与えられる０次に比較されるアナロ
グ電圧が、各比較器ＣＰ２．ＣＰ１．ＣＰＯの非反転入
力端子に与えられ、前記基準電圧と比較される。この各
比較器ＣＰからの出力は４、エンコーダ２３に入力さ八
、ライン７３．７４を介する出力は、ライン／ ５．７
６を介して、各記憶手段ＭＭＩ、ＭＭＯに入力される。
ここで各記憶手段ＭＭＩ、ＭＭＯのメモリ内容は、エン
コーダ２３からの出力に対応し、それぞれ論理ｒＯＪま
たは論理「１」である、これらメモリ内容に対応した信
号が、それぞれラインノア、７８を介して出力され、ま
たライン、／９．／１０を介してインバータＩＮＶＩ、
ＩＮＶＯによって反転され、出力される。これらの記憶
手段ＭＭＩ。
コーダ２３からの出力に対応し、それぞれ論理ｒＯＪま
たは論理「１」である、これらメモリ内容に対応した信
号が、それぞれラインノア、７８を介して出力され、ま
たライン、／９．／１０を介してインバータＩＮＶＩ、
ＩＮＶＯによって反転され、出力される。これらの記憶
手段ＭＭＩ。
ＭＭＯからの出力に基づいて、アナログスイッチＴＯ，
Ｔ１．Ｔ２以外のアナログスイッチが、導通虫たは遮断
される。
Ｔ１．Ｔ２以外のアナログスイッチが、導通虫たは遮断
される。
次にこれらのスイッチング回路２２からの出力が、比較
器ＣＰＯ，ＣＰ１．ＣＰ２の反転入力端子に入力さ紅、
それぞれ基準電圧とされる。 。
器ＣＰＯ，ＣＰ１．ＣＰ２の反転入力端子に入力さ紅、
それぞれ基準電圧とされる。 。
次に再ｖアナログ電圧が各比較器ＣＰの非反転入力端子
に入力され、エンコーダ２３を介して出力される。この
ようにして、たとえば４ビツトとして出力されるデジタ
ル信号を得るに、２ビツトずつ２回の比較動作を行なう
ことによって、この４ビツトのデジタル信号を得るよう
にできた。
に入力され、エンコーダ２３を介して出力される。この
ようにして、たとえば４ビツトとして出力されるデジタ
ル信号を得るに、２ビツトずつ２回の比較動作を行なう
ことによって、この４ビツトのデジタル信号を得るよう
にできた。
したがって前述の実施例においては、第３図を参照して
説明した７並列電圧比較型の先行技術のＡ／Ｄ変換器１
と比較して、回路構成が簡略化される。また第４図を参
照して説明した逐次電圧比較型の先行技術のＡ／Ｄ変換
器１０と比較して、ラダー回路からの出力が、アナログ
電圧と、比較されるまでに経るアナログスイッチの数を
Ｓ段に低減することができた。すなわちアナログスイッ
チの直列抵抗などに起因する動作速度の制限要因を低減
し、動作速度を格段に向上することができた。
説明した７並列電圧比較型の先行技術のＡ／Ｄ変換器１
と比較して、回路構成が簡略化される。また第４図を参
照して説明した逐次電圧比較型の先行技術のＡ／Ｄ変換
器１０と比較して、ラダー回路からの出力が、アナログ
電圧と、比較されるまでに経るアナログスイッチの数を
Ｓ段に低減することができた。すなわちアナログスイッ
チの直列抵抗などに起因する動作速度の制限要因を低減
し、動作速度を格段に向上することができた。
効 果
以上のように本発明に従えば、基準電圧を予め定めた態
様に分圧する抵抗からなるラダー回路を設ける。各ラグ
−抵抗からの出力を、導通または遮断する１つ、または
複数のるイツチング手段を経て、この出力は比較手段に
よってアナログ電圧と比較される。この比較手段からの
出力を符号化した信号を出力するエンコーダが設けられ
、エンコーダからの信号を記憶して、前記スイッチング
手段のスイッチング動作を選択的に制御する信号を出力
する記憶手段とを設けた。また前記比較手段による比較
動作は、出力されるデジタル信号のビット敗を複数に分
割し、分割された各ビットごとに比較動作を行なうよう
にした。したがって回路構成を簡略化できるとともに、
動作速度を格段に向上することができた。
様に分圧する抵抗からなるラダー回路を設ける。各ラグ
−抵抗からの出力を、導通または遮断する１つ、または
複数のるイツチング手段を経て、この出力は比較手段に
よってアナログ電圧と比較される。この比較手段からの
出力を符号化した信号を出力するエンコーダが設けられ
、エンコーダからの信号を記憶して、前記スイッチング
手段のスイッチング動作を選択的に制御する信号を出力
する記憶手段とを設けた。また前記比較手段による比較
動作は、出力されるデジタル信号のビット敗を複数に分
割し、分割された各ビットごとに比較動作を行なうよう
にした。したがって回路構成を簡略化できるとともに、
動作速度を格段に向上することができた。
第１図は本発明の一実施例のＡ／Ｄ変換器２０の一般的
構成を説明する電気回路図、第２図は第１図のＡ／ＤＩ
！換Ｗ２０の具体例を説明する電気回路図、第３図は先
行技術の並列電圧比較型のＡ・／Ｄ″ｌｌ換器１の電気
回路図、第４図は先行技術の遂次電圧比較型のＡ／Ｄ変
換器１０の電気回路図である。 ２０・・・Ａ／Ｄ変換器、２１・・・ラダー回路、２２
・・・スイッチング回路、２３・・・エンコーダ、ＭＭ
・・・記憶手段、Ｔ・・・アナログスイッチ、ＶＲ・・
・基準電圧、ｃｐ・・・比較器 代理人 弁理士 画数 圭一部 第３図 ４図 手続補正書 昭和６０年 ８月２７日 ４１ｍ１１昭６０−４８５８１ 、発明の名称 アナログ／デフタル変換器 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区長池町２２番２２号名称 （５０
４）シャープ株式会社 代表者 佐 伯 旭 ４、代理人 住 所 大阪市西区西本町１丁目１３番３８ｔ′新興産
ビル国際置ＥＸ ０５２５−５９８５ ’ＩＮＴＡ−Ｐ
Ｔ Ｊ国際ＦＡＸ ＧＩＩ＆ＧＩＩ （Ｏ６）５３８
−０２４７６、補正の対象 明細書の発明の詳細な説明の欄お上り図面７、補正の内
容 （１）明細書第３頁第７行目においてｊＶＲ／２Ｊとあ
るを、ｒＶＲ／２’Ｊに訂正する。 （２）明細書＃１４゛買第第９行目においで［ｂ−２ｍ
＋１」とあるを、「ｂ ＝２” Ｊに訂正する。 （３）明細書第９買第１５行目において「ｋ個」とある
を、「ｎ−に個］に訂正する。 （４）明細書第９頁第１６行目において「記憶手段ＭＭ
（ｋ−１）ｔ ＭＭ（ｋ−２）、・−、ＭＭＯＪとある
を、「記憶手段Ｍ Ｍ （ｎ−ｋ−１）−Ｍ Ｍ （ｎ
−ｋ−２）＊・・・、ＭＭＯＪに訂正する。 （５）明細書第９頁−２０行目〜第１０買第１行目にお
いで「インバータＩ Ｎ（ｋ−１）ｔ Ｉ Ｎ（ｋ−
２）。 ・、ｌＮ０Ｊ とあるな、［インバータＩＮ（ｎ−に−
１）Ｉ Ｉ Ｎ （ｎ−に−２）、−・−、Ｉ Ｎ Ｏ
Ｊに訂正する。 （６）明細書路１０頁第６行目−第７行目においてに− ［共通ライン １１．１２．・・・、１（２１）Ｊとあ
ルヲ、 「共通う’ｆ ン１１．１２ 、・”−，１（
２” −１）Ｊ Ｉ：訂正する。 （７）図面の第１図および第４図を別紙のとおりに訂正
する。 以 上
構成を説明する電気回路図、第２図は第１図のＡ／ＤＩ
！換Ｗ２０の具体例を説明する電気回路図、第３図は先
行技術の並列電圧比較型のＡ・／Ｄ″ｌｌ換器１の電気
回路図、第４図は先行技術の遂次電圧比較型のＡ／Ｄ変
換器１０の電気回路図である。 ２０・・・Ａ／Ｄ変換器、２１・・・ラダー回路、２２
・・・スイッチング回路、２３・・・エンコーダ、ＭＭ
・・・記憶手段、Ｔ・・・アナログスイッチ、ＶＲ・・
・基準電圧、ｃｐ・・・比較器 代理人 弁理士 画数 圭一部 第３図 ４図 手続補正書 昭和６０年 ８月２７日 ４１ｍ１１昭６０−４８５８１ 、発明の名称 アナログ／デフタル変換器 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区長池町２２番２２号名称 （５０
４）シャープ株式会社 代表者 佐 伯 旭 ４、代理人 住 所 大阪市西区西本町１丁目１３番３８ｔ′新興産
ビル国際置ＥＸ ０５２５−５９８５ ’ＩＮＴＡ−Ｐ
Ｔ Ｊ国際ＦＡＸ ＧＩＩ＆ＧＩＩ （Ｏ６）５３８
−０２４７６、補正の対象 明細書の発明の詳細な説明の欄お上り図面７、補正の内
容 （１）明細書第３頁第７行目においてｊＶＲ／２Ｊとあ
るを、ｒＶＲ／２’Ｊに訂正する。 （２）明細書＃１４゛買第第９行目においで［ｂ−２ｍ
＋１」とあるを、「ｂ ＝２” Ｊに訂正する。 （３）明細書第９買第１５行目において「ｋ個」とある
を、「ｎ−に個］に訂正する。 （４）明細書第９頁第１６行目において「記憶手段ＭＭ
（ｋ−１）ｔ ＭＭ（ｋ−２）、・−、ＭＭＯＪとある
を、「記憶手段Ｍ Ｍ （ｎ−ｋ−１）−Ｍ Ｍ （ｎ
−ｋ−２）＊・・・、ＭＭＯＪに訂正する。 （５）明細書第９頁−２０行目〜第１０買第１行目にお
いで「インバータＩ Ｎ（ｋ−１）ｔ Ｉ Ｎ（ｋ−
２）。 ・、ｌＮ０Ｊ とあるな、［インバータＩＮ（ｎ−に−
１）Ｉ Ｉ Ｎ （ｎ−に−２）、−・−、Ｉ Ｎ Ｏ
Ｊに訂正する。 （６）明細書路１０頁第６行目−第７行目においてに− ［共通ライン １１．１２．・・・、１（２１）Ｊとあ
ルヲ、 「共通う’ｆ ン１１．１２ 、・”−，１（
２” −１）Ｊ Ｉ：訂正する。 （７）図面の第１図および第４図を別紙のとおりに訂正
する。 以 上
Claims (1)
- 【特許請求の範囲】 基準電圧を予め定めた態様に分圧する抵抗からなるラダ
ー回路と、 ラダー回路からの出力を導通または遮断する１つまたは
複数のスイッチング手段と、 スイッチング手段からの出力が基準電圧として与えられ
、入力されるアナログ電圧との比較を行なう比較手段と
、 比較手段からの出力を受信し、符号化されたデジタル信
号を出力するエンコーダと、 エンコーダからの信号を記憶し、前記スイッチング手段
のスイッチング動作を選択的に制御する信号を出力する
記憶手段とを含み、 前記比較手段による比較動作は、出力されるデジタル信
号のビット数の値を超えない回数行なわれるようにした
ことを特徴とするアナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4858185A JPS61208317A (ja) | 1985-03-11 | 1985-03-11 | アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4858185A JPS61208317A (ja) | 1985-03-11 | 1985-03-11 | アナログ／デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208317A true JPS61208317A (ja) | 1986-09-16 |
Family
ID=12807361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4858185A Pending JPS61208317A (ja) | 1985-03-11 | 1985-03-11 | アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208317A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192126A (en) * | 1981-05-21 | 1982-11-26 | Toshiba Corp | Analog-to-digital converting circuit |
| JPS5922440A (ja) * | 1982-07-29 | 1984-02-04 | Toshiba Corp | Ａ／ｄ変換器 |
-
1985
- 1985-03-11 JP JP4858185A patent/JPS61208317A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192126A (en) * | 1981-05-21 | 1982-11-26 | Toshiba Corp | Analog-to-digital converting circuit |
| JPS5922440A (ja) * | 1982-07-29 | 1984-02-04 | Toshiba Corp | Ａ／ｄ変換器 |
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