JP3257002B2 - パケット多数決回路 - Google Patents
パケット多数決回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、誤りデータ訂正回路の
パケット多数決回路に利用する。特に、受信した多数個
のパケットデータの構成要素である各ビットごとに多数
決により判定するパケット多数決回路に関するものであ
る。
パケット多数決回路に利用する。特に、受信した多数個
のパケットデータの構成要素である各ビットごとに多数
決により判定するパケット多数決回路に関するものであ
る。
【０００２】
【従来の技術】図５は従来例のパケット多数決回路のブ
ロック構成図である。図６は従来例のパケット多数決回
路のパケットのデータ内容と多数決結果とを示す図であ
る。
ロック構成図である。図６は従来例のパケット多数決回
路のパケットのデータ内容と多数決結果とを示す図であ
る。
【０００３】従来、パケット多数決回路は、図５に示す
ようにスイッチＳＷ３でそれぞれｐビットで構成された
パケットデータＤ1 〜Ｄ2n-1を切替えて各パケットデー
タＤ1 〜Ｄ2n-1に対応したメモリＲＡＭ1 〜ＲＡＭ2n-1
に１ビットずつ格納し、多数決判定器ＭＪＲでメモリＲ
ＡＭ1 〜ＲＡＭ2n-1に格納されたパケットデータＤ1 〜
Ｄ2n-1の構成要素である各ビットＲ1・b 〜Ｒ
2n-1 ・ b（ｂ＝１〜ｐ）を多数決で判定して多数決結果
Ｚとして出力していた。
ようにスイッチＳＷ３でそれぞれｐビットで構成された
パケットデータＤ1 〜Ｄ2n-1を切替えて各パケットデー
タＤ1 〜Ｄ2n-1に対応したメモリＲＡＭ1 〜ＲＡＭ2n-1
に１ビットずつ格納し、多数決判定器ＭＪＲでメモリＲ
ＡＭ1 〜ＲＡＭ2n-1に格納されたパケットデータＤ1 〜
Ｄ2n-1の構成要素である各ビットＲ1・b 〜Ｒ
2n-1 ・ b（ｂ＝１〜ｐ）を多数決で判定して多数決結果
Ｚとして出力していた。
【０００４】
【発明が解決しようとする課題】しかし、このような従
来例のパケット多数決回路では、ｐビットで構成された
パケットデータＤを（２ｎ−１）個受信して各ビットご
とに〔ｎ／（２ｎ−１）〕の多数決で判定する場合に
（２ｎ−１）個のメモリを必要とする欠点があった。
来例のパケット多数決回路では、ｐビットで構成された
パケットデータＤを（２ｎ−１）個受信して各ビットご
とに〔ｎ／（２ｎ−１）〕の多数決で判定する場合に
（２ｎ−１）個のメモリを必要とする欠点があった。
【０００５】本発明は上記の欠点を解決するもので、メ
モリ数を大幅に低減できるパケット多数決回路を提供す
ることを目的とする。
モリ数を大幅に低減できるパケット多数決回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、ｐビットで構
成された（２ｎ−１）個のパケットデータを入力し各ビ
ットごとにしきい値〔ｎ／（２ｎ−１）〕に基づき多数
決判定を行うパケット多数決回路において、上記（２ｎ
−１）個の内の（２ｎ−２）個のパケットデータを入力
し入力する加算データに基づきそのパケットデータを出
力する第一の切替手段と、上記加算データを初期値とし
この第一の切替手段の出力データとをビットごとに加算
するｍビットのカウンタと、このカウンタの出力データ
を２進数の各桁に対応して格納しこの２進数の各桁に対
応してビットごとに加算し上記加算データとして出力す
るｍ個のｐビットのメモリと、このメモリの出力する加
算データを入力し上記しきい値〔ｎ／（２ｎ−１）〕に
基づき判定データを出力するデータ変換器と、最後の
（２ｎ−１）目のパケットデータを入力し上記加算デー
タに基づきこのデータ変換器の出力判定データとこの最
後の（２ｎ−１）目のパケットデータとを切替えて多数
決結果として出力する第二の切替手段とを備えたことを
特徴とする。
成された（２ｎ−１）個のパケットデータを入力し各ビ
ットごとにしきい値〔ｎ／（２ｎ−１）〕に基づき多数
決判定を行うパケット多数決回路において、上記（２ｎ
−１）個の内の（２ｎ−２）個のパケットデータを入力
し入力する加算データに基づきそのパケットデータを出
力する第一の切替手段と、上記加算データを初期値とし
この第一の切替手段の出力データとをビットごとに加算
するｍビットのカウンタと、このカウンタの出力データ
を２進数の各桁に対応して格納しこの２進数の各桁に対
応してビットごとに加算し上記加算データとして出力す
るｍ個のｐビットのメモリと、このメモリの出力する加
算データを入力し上記しきい値〔ｎ／（２ｎ−１）〕に
基づき判定データを出力するデータ変換器と、最後の
（２ｎ−１）目のパケットデータを入力し上記加算デー
タに基づきこのデータ変換器の出力判定データとこの最
後の（２ｎ−１）目のパケットデータとを切替えて多数
決結果として出力する第二の切替手段とを備えたことを
特徴とする。
【０００７】また、本発明は、上記ｍ、ｎ、ｐは正の整
数で２≦ｍ、２≦ｎ、２m-1 ≦ｎ≦（２m −１）である
ことができる。
数で２≦ｍ、２≦ｎ、２m-1 ≦ｎ≦（２m −１）である
ことができる。
【０００８】
【作用】第一の切替手段は（２ｎ−１）個の内の（２ｎ
−２）個のパケットデータを入力し入力する加算データ
に基づきそのパケットデータを出力する。ｍビットのカ
ウンタは上記加算データを初期値とし第一の切替手段の
出力データとをビットごとに加算する。ｍ個のｐビット
のメモリはカウンタの出力データを２進数の各桁に対応
して格納しこの２進数の各桁に対応してビットごとに加
算し上記加算データとして出力する。データ変換器はメ
モリの出力する加算データを入力ししきい値〔ｎ／（２
ｎ−１）〕に基づき判定データを出力する。第二の切替
手段で最後の（２ｎ−１）目のパケットデータを入力し
上記加算データに基づきデータ変換器の出力判定データ
と最後の（２ｎ−１）目のパケットデータとを切替えて
多数決結果として出力する。また、ｍ、ｎ、ｐは正の整
数で２≦ｍ、２≦ｎ、２m-1 ≦ｎ≦（２m −１）であ
る。
−２）個のパケットデータを入力し入力する加算データ
に基づきそのパケットデータを出力する。ｍビットのカ
ウンタは上記加算データを初期値とし第一の切替手段の
出力データとをビットごとに加算する。ｍ個のｐビット
のメモリはカウンタの出力データを２進数の各桁に対応
して格納しこの２進数の各桁に対応してビットごとに加
算し上記加算データとして出力する。データ変換器はメ
モリの出力する加算データを入力ししきい値〔ｎ／（２
ｎ−１）〕に基づき判定データを出力する。第二の切替
手段で最後の（２ｎ−１）目のパケットデータを入力し
上記加算データに基づきデータ変換器の出力判定データ
と最後の（２ｎ−１）目のパケットデータとを切替えて
多数決結果として出力する。また、ｍ、ｎ、ｐは正の整
数で２≦ｍ、２≦ｎ、２m-1 ≦ｎ≦（２m −１）であ
る。
【０００９】以上によりメモリ数を大幅に低減できる。
【００１０】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例パケット多数決回路のブロ
ック構成図である。
する。図１は本発明一実施例パケット多数決回路のブロ
ック構成図である。
【００１１】図１において、パケット多数決回路の特徴
とするところは、（２ｎ−１）個の内の（２ｎ−２）個
のパケットデータＤ1 〜Ｄ2n-2を入力し入力する加算デ
ータとしてデータＳb に基づきそのパケットデータＤを
出力する第一の切替手段としてスイッチＳＷ１と、デー
タＳb を初期値としこのスイッチＳＷ１の出力データと
をビットごとに加算するｍビットのカウンタＣＮＴと、
カウンタＣＮＴの出力データを２進数の各桁に対応して
格納しこの２進数の各桁に対応してビットごと（ビット
データＲ1・b 〜Ｒm ・ b ）に加算しデータＳb として出
力するｍ個の正整数ｐビットのメモリとしてメモリＲＡ
Ｍ1 〜ＲＡＭm と、メモリＲＡＭ1 〜ＲＡＭm の出力す
るデータＳb を入力ししきい値〔ｎ／（２ｎ−１）〕に
基づき判定データとしてデータｖを出力するデータ変換
器ＣＮＶと、最後の（２ｎ−１）目のパケットデータＤ
2n-1を入力しデータＳb に基づきデータ変換器ＣＮＶの
出力データｖと最後の（２ｎ−１）目のパケットデータ
Ｄ2n-1とを切替えて多数決結果Ｚとして出力する第二の
切替手段としてスイッチＳＷ２とを備えたことにある。
とするところは、（２ｎ−１）個の内の（２ｎ−２）個
のパケットデータＤ1 〜Ｄ2n-2を入力し入力する加算デ
ータとしてデータＳb に基づきそのパケットデータＤを
出力する第一の切替手段としてスイッチＳＷ１と、デー
タＳb を初期値としこのスイッチＳＷ１の出力データと
をビットごとに加算するｍビットのカウンタＣＮＴと、
カウンタＣＮＴの出力データを２進数の各桁に対応して
格納しこの２進数の各桁に対応してビットごと（ビット
データＲ1・b 〜Ｒm ・ b ）に加算しデータＳb として出
力するｍ個の正整数ｐビットのメモリとしてメモリＲＡ
Ｍ1 〜ＲＡＭm と、メモリＲＡＭ1 〜ＲＡＭm の出力す
るデータＳb を入力ししきい値〔ｎ／（２ｎ−１）〕に
基づき判定データとしてデータｖを出力するデータ変換
器ＣＮＶと、最後の（２ｎ−１）目のパケットデータＤ
2n-1を入力しデータＳb に基づきデータ変換器ＣＮＶの
出力データｖと最後の（２ｎ−１）目のパケットデータ
Ｄ2n-1とを切替えて多数決結果Ｚとして出力する第二の
切替手段としてスイッチＳＷ２とを備えたことにある。
【００１２】また、本発明は、上記ｍ、ｎ、ｐは正の整
数で２≦ｍ、２≦ｎ、２m-1 ≦ｎ≦（２m −１）であ
る。
数で２≦ｍ、２≦ｎ、２m-1 ≦ｎ≦（２m −１）であ
る。
【００１３】このような構成のパケット多数決回路の動
作について説明する。
作について説明する。
【００１４】図１において、ｐビットで構成されたパケ
ットデータＤ1 〜Ｄ2n-2を（２ｎ−１）個受信した後
に、各パケットデータＤ1 〜Ｄ2n-1の各ビットごとに
〔ｎ／（２ｎ−１）〕の多数決の判定をする場合に、ｐ
ビットで構成されたメモリをｍ個使用したときの多数決
回路について説明する。 （１） 動作当初において、メモリＲＡＭ1 〜ＲＡＭm
の値をすべて「０」にする。 （２） メモリＲＡＭ1 〜ＲＡＭm の値Ｒ1・1 〜Ｒm ・1
とで算出したデータＳ1 をカウンタＣＮＴに初期設定し
た後に、カウンタＣＮＴでスイッチＳＷ１を経由したビ
ットデータｄ1・1 （パケットデータＤ1 の最初のビット
データ）とデータＳ1 とを加算しその値をメモリＲＡＭ
1 〜ＲＡＭm に格納する。さらに、メモリＲＡＭ1 〜Ｒ
ＡＭm の値Ｒ1・2 〜Ｒm ・2 とから算出したデータＳ2
をカウンタＣＮＴに再設定する。カウンタＣＮＴでスイ
ッチＳＷ１を経由した次のビットデータＤ1・2 とデータ
Ｓ2 と加算しその値をメモリＲＡＭ1 〜ＲＡＭm に格納
する。
ットデータＤ1 〜Ｄ2n-2を（２ｎ−１）個受信した後
に、各パケットデータＤ1 〜Ｄ2n-1の各ビットごとに
〔ｎ／（２ｎ−１）〕の多数決の判定をする場合に、ｐ
ビットで構成されたメモリをｍ個使用したときの多数決
回路について説明する。 （１） 動作当初において、メモリＲＡＭ1 〜ＲＡＭm
の値をすべて「０」にする。 （２） メモリＲＡＭ1 〜ＲＡＭm の値Ｒ1・1 〜Ｒm ・1
とで算出したデータＳ1 をカウンタＣＮＴに初期設定し
た後に、カウンタＣＮＴでスイッチＳＷ１を経由したビ
ットデータｄ1・1 （パケットデータＤ1 の最初のビット
データ）とデータＳ1 とを加算しその値をメモリＲＡＭ
1 〜ＲＡＭm に格納する。さらに、メモリＲＡＭ1 〜Ｒ
ＡＭm の値Ｒ1・2 〜Ｒm ・2 とから算出したデータＳ2
をカウンタＣＮＴに再設定する。カウンタＣＮＴでスイ
ッチＳＷ１を経由した次のビットデータＤ1・2 とデータ
Ｓ2 と加算しその値をメモリＲＡＭ1 〜ＲＡＭm に格納
する。
【００１５】以下同様にしてカウンタＣＮＴはスイッチ
ＳＷ１を経由したビットデータＤ1・p とデータＳp とを
加算した値（２ｎ−１）個をすべてメモリＲＡＭ1 〜Ｒ
ＡＭm に格納し、パケットデータＤ1 の処理を終了す
る。 （３） 項目（２）と同様にしてパケットデータＤ2 〜
Ｄ2n-2の各ビットごとに加算した値をすべてメモリＲＡ
Ｍ1 〜ＲＡＭm に格納する。 （４） データ変換器ＣＮＶの出力データｖに基づきス
イッチＳＷ２で最後のパケットデータＤ2n-1が１ビット
入力するごとにパケットデータＤ1 〜Ｄ2n-1に対応した
各ビットごとに多数決で判定された１ビットデータを多
数決結果Ｚとして出力する。すなわち、メモリＲＡＭ1
〜ＲＡＭm の値Ｒ1・2 〜Ｒm ・2とで構成されたＳb の値
に応じて下記のように動作する。
ＳＷ１を経由したビットデータＤ1・p とデータＳp とを
加算した値（２ｎ−１）個をすべてメモリＲＡＭ1 〜Ｒ
ＡＭm に格納し、パケットデータＤ1 の処理を終了す
る。 （３） 項目（２）と同様にしてパケットデータＤ2 〜
Ｄ2n-2の各ビットごとに加算した値をすべてメモリＲＡ
Ｍ1 〜ＲＡＭm に格納する。 （４） データ変換器ＣＮＶの出力データｖに基づきス
イッチＳＷ２で最後のパケットデータＤ2n-1が１ビット
入力するごとにパケットデータＤ1 〜Ｄ2n-1に対応した
各ビットごとに多数決で判定された１ビットデータを多
数決結果Ｚとして出力する。すなわち、メモリＲＡＭ1
〜ＲＡＭm の値Ｒ1・2 〜Ｒm ・2とで構成されたＳb の値
に応じて下記のように動作する。
【００１６】 〔Ｓb ≦（ｎ−２）〕の場合には、
（２ｎ−２）個のビットデータｄ1・b 〜ｄ2n-2・ b の加
算値が未だ（ｎ−２）以下であるので、多数決判定とし
てビットデータｄ2n-1・b を参照する必要がなく、デー
タ変換器ＣＮＶの値「０」がスイッチＳＷ２を経由して
多数決結果Ｚとして出力される。
（２ｎ−２）個のビットデータｄ1・b 〜ｄ2n-2・ b の加
算値が未だ（ｎ−２）以下であるので、多数決判定とし
てビットデータｄ2n-1・b を参照する必要がなく、デー
タ変換器ＣＮＶの値「０」がスイッチＳＷ２を経由して
多数決結果Ｚとして出力される。
【００１７】 〔Ｓb ＝（ｎ−１）〕の場合には、
（２ｎ−２）個のビットデータｄ1・b 〜ｄ2n-2・ b の加
算値が（ｎ−１）であるので、多数決判定はビットデー
タｄ2n-1・ b の値に依存し、ビットデータｄ2n-1・ b の
値がスイッチＳＷ２を介して多数決結果Ｚとして出力さ
れる。
（２ｎ−２）個のビットデータｄ1・b 〜ｄ2n-2・ b の加
算値が（ｎ−１）であるので、多数決判定はビットデー
タｄ2n-1・ b の値に依存し、ビットデータｄ2n-1・ b の
値がスイッチＳＷ２を介して多数決結果Ｚとして出力さ
れる。
【００１８】 〔Ｓb ＝ｎ〕の場合には、（２ｎ−
２）個のビットデータｄ2n-1・ b の加算値がすでにｎ以
上であるので、多数決判定としてビットデータｄ
2n-1・ b を参照する必要がなく、データ変換器ＣＮＶの
値「１」がスイッチＳＷ２を経由して多数決結果Ｚとし
て出力される。 （５） 図１における各回路の詳細動作を下記に示す。
２）個のビットデータｄ2n-1・ b の加算値がすでにｎ以
上であるので、多数決判定としてビットデータｄ
2n-1・ b を参照する必要がなく、データ変換器ＣＮＶの
値「１」がスイッチＳＷ２を経由して多数決結果Ｚとし
て出力される。 （５） 図１における各回路の詳細動作を下記に示す。
【００１９】 ａ、ｂ、ｃは、下記の関係式を満足す
る整数で、指定範囲内での代表値を示す。
る整数で、指定範囲内での代表値を示す。
【００２０】 １≦ａ≦（２ｎ−１）、 １≦ｂ≦ｐ、１≦ｃ≦ｍ Ｄ1 〜Ｄ2n-1は、第一〜第（２ｎ−１）のパケット
データを示し、各パケットデータＤa はｐ個のビットデ
ータｄa・1〜ｄa ・ p で構成されている。
データを示し、各パケットデータＤa はｐ個のビットデ
ータｄa・1〜ｄa ・ p で構成されている。
【００２１】たとえば、ビットデータｄa ・ b は第ａの
パケットデータＤａの第ｂのビット目のビットデータの
値を示す。
パケットデータＤａの第ｂのビット目のビットデータの
値を示す。
【００２２】 スイッチＳＷ１は、〔０≦Ｓb ≦（ｎ
−１）〕のときに矢印Ａ１の方向に伝達し、〔Ｓb ＝
ｎ〕のときに矢印Ａ１の方向に伝達しないようにしたパ
ケットデータの経路を切替えるスイッチ。
−１）〕のときに矢印Ａ１の方向に伝達し、〔Ｓb ＝
ｎ〕のときに矢印Ａ１の方向に伝達しないようにしたパ
ケットデータの経路を切替えるスイッチ。
【００２３】 カウンタＣＮＴは、データＳb を初期
値とし入力パケットデータＤ1 〜Ｄ2n-2と加算した値を
出力するｍビットのカウンタであり、２0 桁の値をメモ
リＲＡＭ1 に２1 桁の値をメモリＲＡＭ2 に、…、２
m-1 桁の値をメモリＲＡＭm に各々出力する。
値とし入力パケットデータＤ1 〜Ｄ2n-2と加算した値を
出力するｍビットのカウンタであり、２0 桁の値をメモ
リＲＡＭ1 に２1 桁の値をメモリＲＡＭ2 に、…、２
m-1 桁の値をメモリＲＡＭm に各々出力する。
【００２４】メモリＲＡＭ1 〜ＲＡＭm は、ｂビット
目のデータの「１」のみをカウンタＣＮＴで累積された
累積値を２進法で格納するメモリ。メモリＲＡＭ1 〜Ｒ
ＡＭm の各メモリの内容は、ｐ個のビットＲc ・1〜Ｒ
c ・ p で構成されている。
目のデータの「１」のみをカウンタＣＮＴで累積された
累積値を２進法で格納するメモリ。メモリＲＡＭ1 〜Ｒ
ＡＭm の各メモリの内容は、ｐ個のビットＲc ・1〜Ｒ
c ・ p で構成されている。
【００２５】 データＳb は、メモリＲＡＭ1 〜ＲＡ
Ｍm の出力Ｒ1・b 〜Ｒm ・ b を下記の関係式で構成した
設定信号である。
Ｍm の出力Ｒ1・b 〜Ｒm ・ b を下記の関係式で構成した
設定信号である。
【００２６】 Ｓb ＝Ｒ1・b ＋２1 ×Ｒ2・b ＋２2 ×Ｒ3・b ＋…＋２m-1 ×Ｒm ・ b データ変換器ＣＮＶは、〔０≦Ｓb ≦（ｎ−２）〕の
ときに〔ｖ＝０〕を、〔Ｓb ＝ｎ〕のときに〔ｖ＝１〕
を出力する。
ときに〔ｖ＝０〕を、〔Ｓb ＝ｎ〕のときに〔ｖ＝１〕
を出力する。
【００２７】 スイッチＳＷ２は、〔Ｓb ＝（ｎ−
１）〕のときに矢印Ｂ２の方向に伝達し、〔Ｓb ≠（ｎ
−１）〕のときにＡ２の方向に伝達するようにデータ経
路を切替えるスイッチである。
１）〕のときに矢印Ｂ２の方向に伝達し、〔Ｓb ≠（ｎ
−１）〕のときにＡ２の方向に伝達するようにデータ経
路を切替えるスイッチである。
【００２８】図２は本発明のパケット多数決回路のメモ
リ数と多数決種類との関係を示す図である。図３は本発
明他の実施例パケット多数決回路のブロック構成図であ
る。図４は本発明他の実施例パケット多数決回路の動作
を示す図である。
リ数と多数決種類との関係を示す図である。図３は本発
明他の実施例パケット多数決回路のブロック構成図であ
る。図４は本発明他の実施例パケット多数決回路の動作
を示す図である。
【００２９】図２および図３を参照して、１２ビットで
構成されたパケットデータを５個受信しその後にパケッ
トデータの各ビットごとに３／５多数決で判定する場合
で、メモリを２個使用したときの多数決回路について説
明する。この場合には、ｐ＝１２、ｎ＝３、ｍ＝２とな
る。なお、本実施例で使用した記号の詳細は下記の項目
（１５）に示す。
構成されたパケットデータを５個受信しその後にパケッ
トデータの各ビットごとに３／５多数決で判定する場合
で、メモリを２個使用したときの多数決回路について説
明する。この場合には、ｐ＝１２、ｎ＝３、ｍ＝２とな
る。なお、本実施例で使用した記号の詳細は下記の項目
（１５）に示す。
【００３０】（１１） 動作当初において、メモリＲＡ
Ｍ1 〜ＲＡＭ2 の値はすべて「０」とする。
Ｍ1 〜ＲＡＭ2 の値はすべて「０」とする。
【００３１】（１２） メモリＲＡＭ1 、ＲＡＭ2 の値
Ｒ1・2 〜Ｒ2・1 から算出したデータＳ1 をカウンタＣＮ
Ｔに初期設定した後に、カウンタＣＮＴでスイッチＳＷ
１を経由したビットデータＤ1・1 とデータＳ１と加算し
てメモリＲＡＭ1 〜ＲＡＭ2 に格納する。さらに、メモ
リＲＡＭ1 〜ＲＡＭ2 の値Ｒ1・2 〜Ｒ2・2 とから算出し
たデータＳ2 がカウンタＣＮＴに再度設定される。
Ｒ1・2 〜Ｒ2・1 から算出したデータＳ1 をカウンタＣＮ
Ｔに初期設定した後に、カウンタＣＮＴでスイッチＳＷ
１を経由したビットデータＤ1・1 とデータＳ１と加算し
てメモリＲＡＭ1 〜ＲＡＭ2 に格納する。さらに、メモ
リＲＡＭ1 〜ＲＡＭ2 の値Ｒ1・2 〜Ｒ2・2 とから算出し
たデータＳ2 がカウンタＣＮＴに再度設定される。
【００３２】カウンタＣＮＴでスイッチＳＷ１を経過し
た次のビットデータＤ1・2 とデータＳ2 と加算しその値
をメモリＲＡＭ1 〜ＲＡＭ2 に格納する。
た次のビットデータＤ1・2 とデータＳ2 と加算しその値
をメモリＲＡＭ1 〜ＲＡＭ2 に格納する。
【００３３】以下同様にしてカウンタＣＮＴでスイッチ
ＳＷ１を経由したデータＤ1・12とデータＳb と加算しそ
の値をメモリＲＡＭ1 〜ＲＡＭ2 に格納してパケットデ
ータＤ1 の処理を終了する。
ＳＷ１を経由したデータＤ1・12とデータＳb と加算しそ
の値をメモリＲＡＭ1 〜ＲＡＭ2 に格納してパケットデ
ータＤ1 の処理を終了する。
【００３４】（１３） 項目（１２）と同様にしてパケ
ットデータＤ2 〜Ｄ4 の各ビットごとに加算した値をす
ベてメモリＲＡＭ1 〜ＲＡＭ2 に格納する。
ットデータＤ2 〜Ｄ4 の各ビットごとに加算した値をす
ベてメモリＲＡＭ1 〜ＲＡＭ2 に格納する。
【００３５】（１４） データ変換器ＣＮＶの出力デー
タｖに基づきスイッチＳＷ２で最後のパケットデータＤ
5 が１ビット入力するごとに、パケットデータＤ1 〜Ｄ
5 に対応した各ビットごとに多数決判定がされた１ビッ
トデータを多数決結果Ｚとして出力する。
タｖに基づきスイッチＳＷ２で最後のパケットデータＤ
5 が１ビット入力するごとに、パケットデータＤ1 〜Ｄ
5 に対応した各ビットごとに多数決判定がされた１ビッ
トデータを多数決結果Ｚとして出力する。
【００３６】すなわち、メモリＲＡＭ1 の値Ｒ1・b とメ
モリＲＡＭ2 の値Ｒ2・b とで構成されたデータＳbの値
に応じて下記のように動作する。
モリＲＡＭ2 の値Ｒ2・b とで構成されたデータＳbの値
に応じて下記のように動作する。
【００３７】 〔Ｓb ≦１〕の場合には、４個のビッ
トデータｄ1・b 〜ｄ4・b の加算値が未だ「１」以下であ
るので、多数決判定としビットデータｄ5・b を参照する
必要がなく、データ変換器ＣＮＶの値「０」がスイッチ
ＳＷ２を経由して多数決結果Ｚとして出力される。
トデータｄ1・b 〜ｄ4・b の加算値が未だ「１」以下であ
るので、多数決判定としビットデータｄ5・b を参照する
必要がなく、データ変換器ＣＮＶの値「０」がスイッチ
ＳＷ２を経由して多数決結果Ｚとして出力される。
【００３８】 〔Ｓb ＝２〕の場合には、４個のビッ
トデータｄ1・b 〜ｄ4・b の加算値が「２」であるので、
多数決判定はビットデータｄ5・b の値に依存し、ビット
データｄ5・b の値がスイッチＳＷ２を経由してデータＺ
として出力される。
トデータｄ1・b 〜ｄ4・b の加算値が「２」であるので、
多数決判定はビットデータｄ5・b の値に依存し、ビット
データｄ5・b の値がスイッチＳＷ２を経由してデータＺ
として出力される。
【００３９】 〔Ｓb ＝３〕の場合には、４個のビッ
トデータｄ1・b 〜ｄ4・b の加算値がすでに「３」である
ので、多数決判定としてビットデータＤ5・b を参照する
必要がなく、データ変換器ＣＮＶの値「１」がスイッチ
ＳＷ２を経由してデータＺとして出力される。
トデータｄ1・b 〜ｄ4・b の加算値がすでに「３」である
ので、多数決判定としてビットデータＤ5・b を参照する
必要がなく、データ変換器ＣＮＶの値「１」がスイッチ
ＳＷ２を経由してデータＺとして出力される。
【００４０】（１５） 図３における各回路の詳細動作
を下記に示す。
を下記に示す。
【００４１】 ａ、ｂ、ｃは、下記の関係式を満足す
る整数で、指定範囲以内での代表値を示す。
る整数で、指定範囲以内での代表値を示す。
【００４２】１≦ａ≦５、１≦ｂ≦１２、１≦ｃ≦２ Ｄ1 〜Ｄ5 は、第一〜第五のパケットデータを示
し、各パケットデータｄa は１２個のビットデータｄ
a ・1〜ｄa ・12 で構成される。
し、各パケットデータｄa は１２個のビットデータｄ
a ・1〜ｄa ・12 で構成される。
【００４３】たとえば、 ビットデータｄa ・ b は第ａ
のパケットデータＤa の第ｂのビット目のビットデータ
を示す。
のパケットデータＤa の第ｂのビット目のビットデータ
を示す。
【００４４】 スイッチＳＷ１は、〔０≦Ｓb ≦２〕
のときに矢印Ａ１の方向に伝達し、〔Ｓb ＝３〕のとき
に矢印Ａ１の方向に伝達しないようにしたパケットデー
タＤ1 〜Ｄ4 の経路を切替えるスイッチである。
のときに矢印Ａ１の方向に伝達し、〔Ｓb ＝３〕のとき
に矢印Ａ１の方向に伝達しないようにしたパケットデー
タＤ1 〜Ｄ4 の経路を切替えるスイッチである。
【００４５】 データ変換器ＣＮＴは、データＳb を
初期値とし入力パケットデータＤ1 〜Ｄ4 と加算した値
を出力する２ビットのカウンタであり、、２0 桁の値を
メモリＲＡＭ1 に、２1 桁の値をメモリＲＡＭ2 に各々
出力している。
初期値とし入力パケットデータＤ1 〜Ｄ4 と加算した値
を出力する２ビットのカウンタであり、、２0 桁の値を
メモリＲＡＭ1 に、２1 桁の値をメモリＲＡＭ2 に各々
出力している。
【００４６】 メモリＲＡＭ1 〜ＲＡＭ2 は、ｂビッ
ト目のデータの「１」のみをデータ変換器ＣＮＶで累積
された累積値を２進法で格納するメモリである。各メモ
リの内容は、１２個のビットＲc ・1〜Ｒc ・12 で構成さ
れている。
ト目のデータの「１」のみをデータ変換器ＣＮＶで累積
された累積値を２進法で格納するメモリである。各メモ
リの内容は、１２個のビットＲc ・1〜Ｒc ・12 で構成さ
れている。
【００４７】 Ｓb は、メモリＲＡＭの出力ビットＲ
1・b 〜Ｒ2・b を下記の関係式で構成した設定信号であ
る。
1・b 〜Ｒ2・b を下記の関係式で構成した設定信号であ
る。
【００４８】Ｓb ＝Ｒ1・b ＋２×Ｒ2・b データ変換器ＣＮＶは、〔０≦Ｓb ≦１〕のときに
〔ｖ＝０〕を、〔Ｓb ＝３〕のときに〔ｖ＝１〕を出力
するデータ変換器である。
〔ｖ＝０〕を、〔Ｓb ＝３〕のときに〔ｖ＝１〕を出力
するデータ変換器である。
【００４９】 スイッチＳＷ２は、〔Ｓb ＝２〕のと
きに矢印Ｂ２の方向に、〔Ｓ≠２〕のときに矢印Ａ１の
方向にデータ経路を切替えるスイッチである。
きに矢印Ｂ２の方向に、〔Ｓ≠２〕のときに矢印Ａ１の
方向にデータ経路を切替えるスイッチである。
【００５０】
【発明の効果】以上説明したように、本発明は、メモリ
数を大幅に低減できる優れた効果がある。
数を大幅に低減できる優れた効果がある。
【図１】本発明一実施例パケット多数決回路のブロック
構成図。
構成図。
【図２】本発明のパケット多数決回路のメモリ数と多数
決種類との関係を示す図。
決種類との関係を示す図。
【図３】本発明他の実施例パケット多数決回路のブロッ
ク構成図。
ク構成図。
【図４】本発明他の実施例パケット多数決回路の動作を
示す図。
示す図。
【図５】従来例のパケット多数決回路のブロック構成
図。
図。
【図６】従来例のパケット多数決回路のデータ内容と多
数決結果との関係を示す図。
数決結果との関係を示す図。
ＣＮＴ カウンタ ＣＮＶ データ変換器 Ｄ1 〜Ｄ2n-1 パケットデータ Ｒ1・b 〜Ｒ2n-1・ b メモリＲＡＭ1 〜ＲＡＭ2n-1の値 Ｓb メモリＲＡＭ1 〜ＲＡＭ2n-1の出力データ ＲＡＭ1 〜ＲＡＭ2n-1 メモリ ＳＷ１〜ＳＷ３ スイッチ Ｚ 多数決結果 ｖ データ変換器の出力データ
Claims (2)
- 【請求項１】 ｐビットで構成された（２ｎ−１）個の
パケットデータを入力し各ビットごとにしきい値〔ｎ／
（２ｎ−１）〕に基づき多数決判定を行うパケット多数
決回路において、 上記（２ｎ−１）個の内の（２ｎ−２）個のパケットデ
ータを入力し入力する加算データに基づきそのパケット
データを出力する第一の切替手段と、上記加算データを
初期値としこの第一の切替手段の出力データとをビット
ごとに加算するｍビットのカウンタと、このカウンタの
出力データを２進数の各桁に対応して格納しこの２進数
の各桁に対応してビットごとに加算し上記加算データと
して出力するｍ個のｐビットのメモリと、このメモリの
出力する加算データを入力し上記しきい値〔ｎ／（２ｎ
−１）〕に基づき判定データを出力するデータ変換器
と、最後の（２ｎ−１）目のパケットデータを入力し上
記加算データに基づきこのデータ変換器の出力判定デー
タとこの最後の（２ｎ−１）目のパケットデータとを切
替えて多数決結果として出力する第二の切替手段とを備
えたことを特徴とするパケット多数決回路。 - 【請求項２】 上記ｍ、ｎ、ｐは正の整数で２≦ｍ、２
≦ｎ、２m-1 ≦ｎ≦（２m −１）である請求項１記載の
パケット多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32779191A JP3257002B2 (ja) | 1991-12-11 | 1991-12-11 | パケット多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32779191A JP3257002B2 (ja) | 1991-12-11 | 1991-12-11 | パケット多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167615A JPH05167615A (ja) | 1993-07-02 |
| JP3257002B2 true JP3257002B2 (ja) | 2002-02-18 |
Family
ID=18203030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32779191A Expired - Fee Related JP3257002B2 (ja) | 1991-12-11 | 1991-12-11 | パケット多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257002B2 (ja) |
-
1991
- 1991-12-11 JP JP32779191A patent/JP3257002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167615A (ja) | 1993-07-02 |
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Legal Events
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