JPS60163535A - 情報記録方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はｎピント情報ワードを伝送前にｍビットコード
ワードに変換し、該ｍビットコードワードを伝送後にｎ
ビット情報ワードに再変換する情報伝送方法であって、
伝送前に順次のｎビット情報を制限された最大下一致土
ｄを有するｍビット情報に変換して（ここでＨ，ｍおよ
びｄは整数で、ｎ＜ｍおよびｄ＜ｍ）各コードワードの
開始時における全先行コードワードのデジタル加算値が
第１の値と第２の値で限界された限界範囲内に維持され
るようにするために、次のコードワードを少くとも不一
致の極性に関連して全先行フードワードの前記デジタル
加算値の関数として選択して前記法のフードワードが前
記デジタル加算値の絶兜値の増大を生じ得ないようにし
、この目的のため・に少くとも第１群のｎビット情報ワ
ードの各々に１互に反対極性の絶対値ｄの不一致を有す
ると共に互に反対のビット極性を有する１対のコードワ
ードを割当てるようにした情報伝送方法に関するもので
ある。

ここで６不一致”とはコードワードを構成する０＃の数
と＠１”の数の差を意味し、′デジタル加算値”とはコ
ードワードのｌ＃またはｏ”をカウントアツプし、′０
＃または１１＃をカウントダウンして得られる値を意味
する。

本発明はこの方法に使用する、ｎビット情報ワードをｍ
ビットコードワードに変換する符号化装置およびｍビッ
トコードワードをｎビット情報ワードに変換する復号装
置にも関するものである。

斯る方法および装置は英国特許明細書第１５４０６１７
号および米国特許明細書第４８８７８６４号により既知
である。

斯るｎビット情報ワード−ｍビットコードワード変換は
ｍビットコードワード系列に課される所定の要件を満足
させるために使用される。これは−ｍビットコードワー
ドの可能な組合せの全てを使用できるわけではないこと
を意味し、従ってビット数ｍを関連する情報ワードのピ
ット数ｎより大きくする必要があることを意味する。既
知の方法および装置ではｍは偶数または奇数にすること
ができる。ｍが偶数の場合には偶数不一致±２、±４等
に加えて不一致０が発生し、ｍが奇数の場合には奇数年
一致±１．±８等が発生する。この場合、最大不一致は
１ｍである。この最大不一致を制限して（ｄａｍ）最大
の符号効率を達成する。

最大不一致を大きくすると使用可能なコードワードの数
が増大するが、スペクトルの低周波数成分および連続す
るｌ”または０＃の最大数（クロック発生に重要）が著
しく増大する。直流成分のない伝送信号を得るために先
行コードワードのデジタル加算値の関数として極性を選
択する。これは、各情報コードワードに対し互に極性が
反転倒係にある２個のコードワードを選択すると他方の
ワードは極性反転により得ることができるので・一方の
コードワードのみを発生させればよくなるために有利に
達成することができる。

他の重要な点は受信ビットが論理値０であるか１である
かを判定するために受信側で発生させる判定レベルの発
生方法である。これは瞬時デジタル加算値レベルをろ波
して達成することができる。

この目的に使用するフィルタの時定数はできるだけ小さ
くして平均デジタル加算値の急速な変化に追従できるよ
うにすることが重要である。これがためＳ瞬時デジタル
加算値の変化の振幅を制限することが必要であり、これ
はこれらの変化が前記判定レベルの変動（ベースライン
変動）を生ずるためである。この目的のためにはコード
ワード内における瞬時デジタル加算値の変化に制限を課
すことができ、例えば最大瞬時デジタル加算値を±（ｄ
＋２　）に制限することができる。この場合所要の情報
ワード数２ｎと比較して使用可能なコードワードに相当
な余分が屡々生ずる。しかし、この制限範囲を±（ｄ＋
ｘ）に低減すると使用可能なコードワードの不足を生ず
る。また、例えば＋（ｄｏｌ）および−（ｄ＋２）の範
囲の非対称制限は極性反転原理を使用するときは何の意
義もない。その理由は、この場合には一方のコードワー
ドが前記制限範囲内に含まれないコードワード対は全て
使用不可能であるため、使用可能なコードワード数は±
（ｄｏｌ）の制限範囲の場合より大きくならない。同じ
ことが他の制限範囲（例えば±（ｄ＋２）と比較して±
（ｄ＋３　＞　）に対しても言える。

本発明の目的は、瞬時デジタル加算値レベルを極性反転
原理を断念する必要なしに非対称に制限することができ
る頭書に記載したタイプの情報伝送方法および該方法に
使用する符号化装置および復号化装置を提供することに
ある。本発明の情報伝送方法にお―では、瞬時デジタル
加算値を、前記第１の値と第２の値で限界された範囲外
に位置する第８および第４の値であって第２および第４
の値開の間隔が第１および第８の値の間隔より小さくな
るよう定められた第８の値と第４の値で限界された範囲
内に制限するために、それぞれ＋ｄおよび−ｄの不一致
を有する第１および第２コードワードを前記第１群の情
報ワードの少くとも一部の各ワードに割当て、ＭＵ記第
１群の当該部分の各関連する情報ワードに対する第２コ
ードワードは関連する′Ｐ、１コードワードのビット極
性を反転すると共にビット伝送順序を逆転したものとし
、前記第１コードワードは少くとも次のフードワード群
、すなわち前記選択規則に従って前記第８および第４の
値で限界された範囲内に維持されるが対応するビット極
性反転コードワードは前記範囲内に維持されず、ビット
伝送順序の逆転後に前記範囲内に維持されるコードワー
ド群から選択しであることを特徴とする。

本発明は、既知の方法の場合には第１の値から第８の値
に変化するコードワードは極性反転されると第２の値か
ら第４の値を越える値に変化することになるので使用不
可能であるため、使用可能なコードワード数は第８の値
が第１の値から、第２および第４の値開の間隔と同一の
間隔に位置する場合より大きくならず、何の改善も得ら
れないが斯るコードワードは伝送順序を逆転すれば使用
可能なコードワードになるという事実の認識に基づいて
為したものである。即ち、極性反転および順序逆転され
てないコードワードが第４の値を越えなければ、これを
極性反転とともに順序逆転したコードワードも前記値を
越えず、その結果として極性反転のみを使用する場合に
比べて使用可能コードワードの数の拡帳が得られる。こ
の場合、これらの追加のコードワードは他のコードワー
ドから明確に区別することができることが確かめられた
。原則として順序逆転しないと第４の値を越えるワード
のみを順序逆転することができる。しかし、全ワードを
極性反転と順序逆転して２種類のワード間に区別をつけ
る必要がないようにするのが簡単である。

本発明情報伝送方法においては、フードワードの伝送後
にこれらコードワードが不一致＋ｄを示すのか−ｄを示
すのかを検査し、第１群の情報ワードの前記部分に属す
るコードワードを前記不一致の極性に応じて直接或は極
性反転および伝送順序逆転後に変換するようにする０ 本発明方法においては前記最大不一致＋ｄをＯに等しく
ない可能な最小不一致に等しくして各コードワードの開
始時における全先行コードワードのデジタル加算値が前
記第１の値か第２の値に制限されるようにし、且つ前記
第１群の情報ワードに属する第１コードワードが前記デ
ジタル加算値を第１の値からｉ２の値に変化せしめると
共に関連する第２コードワードが前記デジタル加算値を
第２の値から第１の値に変化せしめるようにし、各コー
ドワードの開始時にデジタル８口算値が第１の値を示す
場合には第１コードワードな選択して第１群の情報ワー
ドを符号化し、各コードワードの開始時にデジタルｌｌ
ｎ算値が第２の値を示す場合には極性反転され且つ順序
逆転されたフードワードを選択するのが好適である。

本発明方法においては、更に最大不一致±ｄを±２にす
ると共に不一致０を有するコードワードを第２群の情報
ワードに割当て、これらコードワードはコードワードの
開始時におけるデジタル加算値と無関係に選択されるも
のとし、これらコードワードは第１の値から第１の値に
変化する間に第８の値を越えないと共に第２の値から第
２の値へ変化する間に第４の値を越えないものとするの
が好適である。

本発明の好適な方法では、ｎ＝８およびｍ＝１０とし、
第８の値を第１の値から値２の間隔とし、第４の値を第
２の値から値１の間隔にする。

本発明情報伝送方法に使用する符号化装置は、全先行ワ
ードのデジタル加算値を決定する手段と、 第１群の情報ワードを変換する手段と、第１群の情報ワ
ードの変換により得られたコードワードを、決定された
デジタル加算値により極性反転および順序逆転が要求さ
れる場合に極性反転および順序逆転する手段を具えるこ
とを特徴とする。

本発明情報伝送方法に使用する復号装置は受信コードワ
ードの不一致を決定する手段と、第１群の情報ワードに
対応するコードワードを決定された不一致により極性反
転および順序逆転が要求される場合に極性反転および順
序逆転する手段と、 第１＃の情報ワードに対応するコードワードを変換する
手段とを具えることを特徴とする。

図面につき本発明を説明する。

第１図は符号化された信号のデジタル加算値が規定の限
界範囲内に維持されるようにデジタルデータを符号化お
よび復号化するシステムを用いる装置を示す。本装置は
直列入力データ（データが予め並列ワードの形で得られ
ない限り）を受信する入力端子ｌと、データを並列ワー
ド（本例では８ビツトの並列ワード）に変換する直列−
並列変換器２を具える。これら８ビツトワードはエンコ
ード回路８に供給され、この回路は例えばルックアップ
テーブルの形態をなし、本例では各入力ワードに対し当
該回路に定められた規則に従ってｌθピット出力ワード
を発生する。これらの１０ビツトワードは並列−直列変
換器４により直列データ系列に変換され、このデータ系
列は例えば慣例のアナログ磁気テープレコーダ６により
磁気テープに記録される。例えば、複数個（例えば２０
）の並列トラックに記録することができる。これらの処
理はクロック信号発生回路５により入力信号から取り出
されるクロック信号により同期が取られる。

原則として復号は逆の順序で動作する同一の回路により
実現できる。テープレコーダ６からの信号は並列−直列
変換器７により１０ビツトワードに変換される（データ
が予め並列ｌＯビットワードで得られない場合）。符号
化に使用した規則と相補関係の規則を使用してこれらの
ｌθビットワードはデコード回路８により８ビツトワー
ドに変換され、これら８ビツトワードは次いで並列−直
列変換器９により直列データ系列に変換されて出力端子
ｌＯに供給される。これらの処理もクロック信号発生回
路１８により得られるクロック信号により同期が取られ
る。このクロック信号は直列−並列変換器７の入力端子
１２に現われるテープレコーダ６からの信号から取り出
される。

デジタル加算値を制限するためには原則として等しい数
の１”と“０”を有するコードワード、即ちデジタル加
算値に全体として影響を与えないコードワードのみを使
用することができる。特に、ｌコードワード内のデジタ
ル加算値にも制限が課゛される場合には、所定のビット
数（本例ではｌＯビット）で形成し得るコードワード数
は少なくなるためにこの限られた個数の前記所定ビット
数のコードワードは著しく小ビット数の入力ワードに復
号することができるのみで、チャンネル容量にかなりの
損失が生ずる。この容量の損失を、例えば８ビツトから
ＩＯビットへの変換の場合において最低にする場合には
、英国特許第１５４０６１７号明細書に提案されている
ように、等しくない個数の“０＃と１＃を含むコードワ
ード、即ちデジタル加算値の変化を生ずる、または零に
等しくない不一致を有するコードワードを使用可能にす
る必斐がある。この特許明細書には、零に等しくない最
低の不一致（特に偶数ビット数のコードワードに対して
は±２の不一致）を有するワード・を使用可能にし、各
入力ワードに対し＋２の不一致および−２の不一致を有
する出力ワードを割当でると共にデジタル加算値（即ち
、全先行ワードの不一致の積分値）を減少するワードを
選択することが提案されて―る。第１図に示す装置にお
いではこの処理は、全先行ワードのデジタル加算値を論
理値０＃毎にカウントダウンすると共に論理値１１”毎
にカウントアツプするアップ−ダウンカウンタ１４によ
り決定し、このカウント値に応じて前記デジタル加算値
が２つの可能な値のりちの高い値（Ｓ　）であるか低い
値（Ｓｏ）であるかを示す論理信号Ｓ。／Ｓ□を発生さ
せることにより達成される。低値Ｓ。の場合には次の入
力ワードは規則またはルックアップテーブルに従って不
一致が０または＋２のワードに変換されてデジタル加算
値はＳ。のままかＳ、（Ｓ、　＝　Ｓｏ＋　２　）にな
り、高値Ｓ０の場合には前記入力ワードは不一致が０ま
たは−２のワードに変換されてデジタル加算値が８０の
ままかＳ。（Ｓｏ＝　Ｓ□−２）になるようにする。

復号中は読出された全ワードのデジタル１口算値がアッ
プ−ダウンカウンタ１５により決定され、そのカウント
値に応じて符号化中に次のコードワードとして０または
＋２の不一致を有するワードが選択されたのか０または
−２の不一致を有するワードが選択されたのかが決定さ
れる。デコード回路８はこれに従って制御される。これ
がため、エンコーダ回路およびデコード回路は双方とも
規則またはルックアップテーブルに従って、全先行ワー
ドのデジタル加算値がＳ、である場合に有効な一組のフ
ードワード（Ｓｏ）と、全先行ワードのデジタル加算値
が８０である場合に有効な一組のコードワード（Ｓｏ）
を発生ずる。

上述の英国特許明細書に従って両組の不一致０のワード
を同一に選択し、不一致−２のワードを不一致＋２のワ
ードに対し相補関係に選択すると、一方の組（Ｓ□）の
コードワードを他方の組（Ｓｏ）のコードワードから簡
単に取り出すことができる。

コードワードの選択を第２〜１２図を参照して説明する
。これら図はコードワードの瞬時デジタル加算値をビッ
ト位置の関数として示す図であるワードはｌＯビットコ
ードワードで最上位ビットは位！↓にある。＋８から−
２までの限界範囲のデジタル加算値を縦軸にブリットし
である。これがため、６つのデジタル加算値を取ること
ができる。コードワードは２進表示と１０進表示の両方
で示しである。

第２図は不一致０のコードワードのデジタル加算値の変
化を、先行コードワードのデジタル１口算値が８０の場
合について示す。例として１７１＝００１０１０１０１
１のコードワードを選択しである。デジタル加算値は′
１”毎に１増加し、′０”毎に１減少する。当該コード
ワードは値Ｓ　から始まり値Ｓ□で終り、規定のデジタ
ル加算値の限界範囲＋８〜−２の範囲内に維持される第
８１Ａは値Ｓ。で始まる同一のコードワードを示す。こ
の場合のデジタル加算値の変化も規定の限界範囲＋２〜
−８内に維持される。

第４図はデジタル加算値Ｓ０から始まるコードワード１
２７＝０００１１０１０１１のデジタル加算値の変化を
示す。このワードは限界範囲＋８〜−２内に維持される
。しかし、第５図に示すようにこのワードはデジタル加
算値Ｓ。から始まると、このワードは所定の限界範囲内
に維持されない。これがためワード】２７は規定の限界
範囲内に維持される零不一致のワード群に含まれない。

所期状態（ＳｏまたはＳｏ）と無関係に規定のデジタル
加算値限界卸囲内に維持される零不一致のワードのみが
初則値からスタートして最后まで＋８と−２の間に維持
されるデジタル加算値の変化を有するものであることを
明らである。

第６図は不一致＋２のワード８２２＝１１００１１０１
１０のデジタル加算値の変化を示し、このワードは初期
状Ｂｓ。の場合にのみ発生する。

このワードは所定の限界範囲内に維持される。初期状態
Ｓ０の場合には上述の英国特許明細書に従ってその極性
反転コードワード、即ちワード４０２＝００１１００１
００１を選択する必要があり、この場合にもデジタル加
算値変化は第７図に示すように規定の限界範囲内に維持
される。

第８図は不一致＋２のワード２８７＝００１１１００１
１０１のデジタル加算値の変化を示し、この変化も規定
の限界範囲内に維持される。しかし、このワードは初期
状態Ｓ０の場合に極性反転されてもその極性反転ワード
７８６＝１１０００１００１０のデジタル加算値は第９
図に示すように規定の限界範囲内に維持されない。この
ことは極性反転技術を使用するときは所定の限界範囲内
に維持される不一致＋２の全ワードを使用できるわけで
はないことを意味し、これはこれらワードのいくつかは
極性反転すると最早規定の限界範囲　−内に維持されな
くなるからである。これを解決するにはワードを極性反
転するだけでなくビット順序を逆転する、即ち伝送順序
を逆転すればよい。

この場合ワード２８７は２９１＝０１００１０００１１
となり、このワードのデジタル加算値変化は第１Ｏ図に
示すように規定の限界範囲内に維持される。第８図と第
１θ図を比較すると、極性反転＋順序逆転処理は両変化
をワードの中心の垂直軸を中心に互に鏡面反転の関係に
することがわかる。初期値Ｓ。から規定の限界範囲内に
維持される不一致＋２の各ワードは極性反転（不一致−
２を生ずる）および順序逆転後に初期値ｓ０がら規定の
限界範囲内に維持されることになる。これがため、不一
致＋２の全ワードを使用することができ、符号化をチャ
ンネル容赦の損失または瞬時ディジタル加算値変化の限
界範囲（本例では６値）に関し最適化することができる
。

以上から、コードワードは次の２群に分れる。

群Ｔ。：　初期状態に無関係に規定の限界範囲内に維持
される不一致０の全コードワード；群Ｔ０：　初期状態
に依存し、互に極性反転および順序逆転により得られる
±２の不一致を有する全コードワード（初期状態Ｓ。に
対応するワードは＋２の不一致を有し、初期状態Ｓ□に
対応するワードは−２の不一致を有する）： 尚、状態Ｓ　がらスタートして状態ｓ０になるまでの間
に値−２に達する不一致＋２のワード、従って極性反転
および順序逆転すると状ｎｓ０からスタートして状ＭＳ
。になるまでの間に値−２に達する不一致＋２のワード
のみを極性反転および順序逆転することもできる。この
場合には、８つのワード群、即ち、前記群Ｔ。と、レベ
ル−２に達する（従って職別可能）±２の不一致を有す
るワードに制限された群Ｔ０と、レベル−２に達しない
±２の不一致を有するワード（例えば第６図のワード８
２２）に制限されたＴｆが得られる。

群Ｔ。およびＴ□のワードのみ（場合によっては、群Ｔ
７のワード）が発生する場合には、復号は先行状態と無
関係に行なうことができる。ワードの不一致自体が復号
規則を表わし、不一致＋２は初期状態Ｓ。から復号する
ことを意味し、不一致−２シ初期状Ｍ４Ｓ□から復号す
ることを意味し、不一致０は初期状態と無関係に復号す
ることを意味する。アップ−ダウンカウンタ１５（第１
図）は受信ワードの不一致を決定するだけである。これ
により誤った初期状態が検出されたときにエラーの伝搬
が生じない。各ワードの初期状態はその来歴と無関係に
決定される。この場合、デコーダ回路に１つの表、例え
ば初期状１ａｓｏ　に対対する表を設け、ワードをその
不一致が−２のときは極性反転および順序逆転した後に
変換し、不一致が＋２または０のときは直接変換するこ
とが可能になる。

上述した８−ＩＯ変換の場合には上述の規則に従って見
つけ出されるコードワードの数は規定の限界範Ｈに対し
不十分であることが起り得る０８−１０変換の場合には
２５６種類の（８ビツト）入力ワードが可能であり、こ
の２５６種類の各ワードに対しｌＯビット出力ワードを
選択する必要がある。群Ｔ。は８９個のコードワードを
含み、群Ｔ□は１５５個のコードワードを含むため、１
２個のコードワードが不足する。これらのワードは２個
の初期状態Ｓ。およびＳ工の一方に対しては使用できる
が他方の状態に対しては使用できない不一致０のワード
から選択することができる。この場合、初期状態Ｓ□か
ら８個の＠０１１で始まるワード群（従って初期状態Ｓ
。から始まって８個の＊Ｏｓで終るワード群を極性反転
せずに順序逆転することにより得られるワード群）から
選択することができる。第１１図は８個のＩＩＯ＃で終
るワード（初期状態Ｓ。）の−例を示し、第１２図はそ
の順序逆転後のワード（初期状態Ｓ０）の−例を示す。

第１８図は２５６個の８ビツト入カワード１と関連する
状態Ｓ。およびＳｏにそれぞれ対応するｌＯビット出力
ワードをｌＯ進表示で示す表である。第１群Ｔ。は入力
ワードＯくｉ＜：ｓｓから成り、第２群Ｔ０は入力ワー
ド８９くｉく２４８から成り、第８群Ｔ２は入力ワード
２４４くｉく２５５から成る。

８ビツト入カワードのｌθビット出力ワードへの変換は
メモリに第１８図の表（必要に応じ２個の状態の一方Ｓ
　またはＳ□に対応する部分のみとすることができる。

）をストアして実行することができるが、この場合には
所要の記憶容量の点で問題が生ずる。しかし、「ＩＥＥ
Ｒ；　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＩｎｆｏｒｍａ
ｔｉｏｎ　Ｔｈｅｏｒｙ　Ｊ　Ｍａｙ　１９７２　＋　
ｐＩ）、　８９５−８９９および同誌、ｐｅｃｅｍｂｅ
ｒ　１９７８　、　ｐｐ−１４８８−１４４１＋７功Ｓ
ｃｈａｌｋｗｉｊｋの論３文から、特定の不一致（Ｓｏ
ｈａｌｋｗｉｊｋ法では−２）のコードワードを、ニュ
ートンの二項式に従って選択された要素を有するパスカ
ルの三角形によって辞書式に配列してこのパスカルの三
角形の要素のみをストアすることにより入力コードワー
ドを出力コードワードにおよびその逆に直接変換するこ
とができることが既知である。このパスカルの三角形に
よって前記不一致を有する全出力コードワードに順序番
号を割当てる。この一連の順序番号は連続するので、８
ビツト入カワードをそれらの２進加重値と一致する順序
番号に関連させることにより明確なコードワード変換を
得ることができる。しかし、本例の場合のようにこの不
一致を有する全ワードを第２〜第１Ｏ図に示すようにコ
ードワード内のデジタル加算値の最大変化の制限のため
に使用できるわけではない場合には、このエンコーディ
ングおよびデコーディング方法は不可能である。事実、
順序番号がパスカルの三角形で割当てられたｌＯビット
出力コードワードのいくつかのワードは使用不可能であ
る。これがため、使用可能な１０ビツトコードワードに
パスカルの三角形によって連続する一連の順序番号を与
えることはできないため、８ビツト入カワードをそれら
の２進加重値により決まるそれらの順序番号に従って１
０ビツト出力コード上にパスカルの三角形によってマツ
ピングすることはできない。しかし、第１４図につき説
明する規則に従う変形パスカル三角形を使用する※とこ
れが可能になることが確かめられた第１４図は斯る変形
パスカル三角形の一例を示し、これは次の一般規則に従
って得られる。

ｆｉｌ　使用可能なコードワード群において許容し得る
デジタル加算値レベルと同数の列Ｋを選択する。本例で
は群Ｔ。におけるレベル数に従ってに＝４（初期状態Ｓ
０およびＳ。から４レベルが許容される）。１つの補助
列（第す列）を付加する。

（２）　出力ワードのビット数と同数の行ｒを選択する
。本例では８−１θビツト変換のためｒ＝１００（８）
第２〜第１０図における出発レベルＳ。またはＳｏと一
致する１列を出発列として選択する。

本例ではこの列は列に＝８であるため、ワード＃Ｔｏに
属するワードにおいては＋１と−２の間のデジタル加算
値変化が可能になる。この場合、終了列は出発列から当
該ワード群の不一致（本例では０）に等しい個数だけず
らすことにより見つけ出される。

（４）終了列の右側の列の第１行に１を入れる。

（５）　マトリックスの各位置に、上から下に順次各位
置の上方の対角位置にある２個の数を加算して入れる（
但し、第１列には常に０を挿入すると共に第５列には第
４列の上方対角位置にある数値を挿入する）。こうして
第１４図に示すマトリックスを得る。第５列の数値はマ
トリックスの形成後は何の意味もないのでかっこに入れ
である。第８列（最終列）の上には星印を付してあり、
これは後述する符号化および復号化方法は常にこの点で
終了するためである。星印から出る対角線および第８列
第１Ｏ行の出発数５５から出る対角線の外にある数は何
の役にもたたなψもので、これら数もかっこに入れであ
る。役に立つ他の数は例えばメモリにストアすることか
できる。

符号化方法は次のように進められる。入力ワードの順序
番号が出発数（５５）と比較される。この順序番号が出
発数より大きいか等しい場合にはこれから出発数が引算
され、ベクトル“ｌ＃がその右上の対角位置にある数に
向からと共に論理値ｌが供給される。順序番号が小さい
場合には符号化は左上の次の数に進み、このとき論理値
Ｏが供　“給される。この処理が後続の各数に対しくり
返えされて最后に星印に達するまで行なわれる。

復号化中は上記と逆の処理が行なわれ、出発数（５５）
から出発する。論理値ｌを受信すると右上の対角位置に
進み、出発数（６５）が累算される。論理値″０＃を受
信すると、左上の対角位置に進み、このときは出発数（
５５）は累算されない。星印に達するまで各位置におい
て同一の処理が行なわれ、累算された数が復号化により
得られたワードの順序番号を構成する。実際にはこのワ
ードの２進加重値を順序番号として選択し、変形パスカ
ル三角形の数を２進数として加算することによりこの順
序番号が直接得られるようにする。

第１５図は符号化および復号化方法の処理を説明する第
１の例を示す。この選択された入力ワードは１０進１１
し序番号が０の８ビツトワード０００ｏｏｏｏｏである
。出発数５５はこの順序番号から引算できないので、左
上の数２１にステップする必要があり、論理値０が供給
される。数２１も引算できないので、再び左上にステッ
プして論理値０が供給されると供に、数０に到達する。

この数は引算できるので（残り０）、次のステップは右
上になり、論理値ｌが供給される。この位置の数８は前
記残り０から引算できないので、再び左上へステップが
生じ、論理値０が供給される。以下同様で、矢印で示す
経路を経て星印に到達するこの場合全ｌθビット出力ワ
ードはｏｏｉｏｉ。

１１となり、これはｌＯ進数１７１（表１８の第１ワー
ド）に相当する。

復号化は）再び５５から出発する。論理値０を受信する
と左上へのステップが行なわれる。次の論理値０も左上
のステップを必要とする。次の論理値ｌは右上へのステ
ップを必要とすると共にこのステップの開始位置にある
数（本例では０）の累算を必要とする。この場合、１０
ビツトワード００１０１０１０１１は図示の経路を経て
順序番号Ｏの８ビツト出力ワードｏｏｏｏｏｏｏｏにな
る６第１６図は変形パスカル三角形を使用して順番番号
（−２進加重値）２９のワード０００１１１０１を符号
化する場合を示す。数５５から出発する。

この数は２９より大きいため、ステップは左上の数２１
に行なわれ、論理値０が供給される。数２１は２９より
小さいので、ステップは右上に行なわれ、論理値′１＃
が供給されると共に、数２１が引算されて２９−２１＝
８が生ずる。次の数２１は残り８より大きいので、論理
値１０＃が供給されると共にステップが左上に行なわれ
る。

この位置の数（８）は残り８から引算でき、残りは０に
なる。この場合には右上へのステップが行なわれ、論理
値”１”が供給される。こうして符号化は星印に達する
まで進められる。この場合の出力ワードは０１０１００
１０１１（第１８図の表の８８１）になる。

この１０ピツトワード０１０１００１０１１は次のよう
に復号される。第１ビツトは０であるから左上へのステ
ップが行なわれ、第２ビツトは１であるから数２１を有
するこの位置から右上の位置へのステップが行なわれる
と共にこの数２１が累算される。次の第８ビツトは再び
０であるから左上へのステップが行なわれて数８になり
、次の第４ビツト（論理値１）の指令の下でこの数８か
ら右上へのステップが行なわれ、この数８が累算される
。こうして星印に到達するとアキュムレータに数２９＝
００１１１０１が得られる０第１７図は８ビットワード
０００１０１００：２０がｌＯビットワード０Ｏ１１１
０１０１０＝２８４にどのように符号化されるかを示す
。符号化は次のように進む。出発数は入力ワード０００
１０１００＝２０よす大きいので、左上へのステップが
行なわれ、論理値０が供給される。この位置の数２１も
２０より大きいので、再び論理値０が供給されると供に
左上へのステップが行なわれ、０に到達する。この数０
は数２０から引算できるので（残り２Ｏ−０＝２０）−
右上へのステップが行なわれ、論理値ｌが供給される。

この位置において数８は２０から引算でき残り１２を生
ずるので、右上へのステップが行なわれ、論理値ｌが供
給され、次いでこの位置において１２−８＝４が行なわ
れ、更に右上へのステップが行なわれる。

このとき到達する位置の数は５であり、４より大きいた
め、左上の数８へのステップが行なわれ、論理値０が供
給される。次いで、この数８は４か゛ら引算できるから
（残り４−８　＝　１）　、右上の数２へのステップが
行なわれ、論理値１が供給される。この数２は残りｌか
ら引算できないので論理値０が供給されると共に左上の
数１へのステップが行なわれる。この数１は残り１から
引算できるので再び論理値ｌが供給され、残りは１−１
＝０になると共に右上へのステップが行なわれ、この位
置では数１であるから最后のステップが左上に行なわれ
て星印に到達し、論理値０が供給される。

これがため、入力ワード０００１０１００＝２０から出
力ワード００１１１０１０１０＝２８４（第１８図の表
の２０に対応）が形成される。復号においては同一の経
路を進みながら数０＋８＋８．８および１が累算されて
２０＝０００１０１００が得られる。

以上は、この方法が規定の限界範囲を越える瞬時デジタ
ル加算値変化を有するワードを決して生じないことを証
明している。第１列に到達すると、この列の０は瞬時残
りから常に引算することができるため右上へのステップ
が常に生ずる。第４列では常に左上へのステップが生ず
る。これは瞬時残りが右上へのステップを必要とするも
のと仮定してみると容易にわかる。この場合にはこの残
りはその前の位置の数より大きいか等しいので第４列に
は到達しなり。例えば、第４列第８行の位置の数２に到
達しているものと仮定する。右上へのステップは３以上
の残りを必要とするが、これは第８列第４行の位置（数
８）から右上へのステップにより達成不可能である。

同様に、第４列第５行の位置に対しては右上ステップは
５以上の残りを必要とする。しかし、このことは第２列
第９行の位置において残りが８＋８＋５＝２１より大き
い必要があることを意味し、これはこの位置において左
上へのステップの代りに右上へのステップを生ずること
を意味する。

一連の連続番号、本例では０から８８までの番号をこの
ように符号化できることは全ての場合について試みるこ
とにより容易に証明することができる。

第１８図はコード群Ｔ０を符号化および復号化するため
の変形パスカル三角形がどのようにして得られるかを示
す。ここでは初期状態Ｓ０が選択されて―るものとする
。初期状態Ｓ。を有する群は順序逆転＋極性反転により
得られる。この場合にはワード内のデジタル加算値変化
は＋１〜−４であるため、６個の列が必要とされ、第５
列を出発列として使用する。反対の状態、即ち初期状態
Ｓｏを選択する場合にはデジタル加算値変化は＋８と−
２の間になるため、同様に６個の列が必要になり、第８
列を出発列として使用する。Ｓ□かからの不一致は−２
であるため、第８列が終了列（星印参照）になる（逆の
場合には第５列が終了列になる）。従って、第４列第１
行の位置に数１を入れ、当該性の他の位置に０を挿入す
る。更に、マトリックスに前述の規則に従って数を入れ
ていく。関係のない数はかっこに入れて示しである（第
１９図では省略しである）。

第１９図は数０１０００１１０＝７０がどのように符号
化されるかおよびその結果がどのように復号化されるか
を示す。符号化は第５列の数１０８から始まる。１０８
は７０から引算できないので左上へのステ、ツブが生身
、論理値０が供給されると共に数６１に到達する。この
数６１は７０から引算できるので（残り７Ｏ−６１＝９
）、右上へのステップが生じ、論理値ｌが供給されると
共に数８８に到達する。この数は前記残り９力Ｖら引算
できないので論理値０が供給されると共に左上の数１９
にステップされ、更に第６行の数９にステップされる。

この数９は前記残り９から引算できるので（残り９−１
＝ｏ）、右上の数６へのステップが生ずると共に論理値
１が供給される。この数６は残り０から引算できないの
で論理値０が供給されると共に左上へのステップが行な
われ、０が第２行に現われるまでこのステップが２度く
り返され（その都度論理値″″０”が供給される）、第
２行の数０は残り０から引算でき、残り０を生じるので
、第２行および第１行において右上ステップが生じて星
印に到達すると共にその都度論理値″″１”が供給され
る。こうしてワード０１００１０００１１＝２９１が得
られる。復号化は再び規則に従って矢印の経路に沿って
行なわれる。右上へのステップを生ずる数を（論理値ｌ
の受信時に）累算することにより６１＋９＋０＋０＝７
０が得られる。この１対の数７０と２９１は第１８図の
表に見つけ出すことはできない。これは、順序番号０〜
８８は群Ｔ０に属し、第１４図の変形パスカル三角形に
従って符号化及び復号化されるものであるためである。

群Ｔ０の順序番号は２進加重値に８９を加えることによ
り得られるため、２進数７０は表中の順序番号７０＋８
９＝１５９・に対応する。別の方法として、第１８図の
パスカルの三角形をストアするメモリ内の数１０８から
左上に延在する対角位置の全ての数を８９だけ増加させ
ることにより数８９の１度の追加の加算を復号中に自動
的に行なうことができる。即ち、このようにすると最初
の右上のステップが行なわれるときに復号中においては
数８９の追加の加算が１度行なわれ、符号化中において
は数８９の追加の減算が１度行なわれる。

原理的には、三角形の全ての数を特定の値だけ増加させ
ることができる。これは全てのワードが同数の′ｌ”を
含むためである。この場合、１”の数が乗算された辞書
式配列値が前記特定の値だけ増加する。この増加は右上
への１ステツプが各対角線に対し行なわれるために対角
方向に行なうことができる。左上方向に延在する対角４
ｇ！（星印で終了する対角線も含む）の数は＠ｌ”の数
に相当する。この増加は最終列の数に与える必要はない
。その理由はこの列から右上へのステップは行なわれな
いためである。これはコードワードの復号にのみ使用す
ることができる。符号化中は出発点から出る前記対角線
上の数を増加することが許されるだけである。

この点に関し、通常のパスカルの三角形を用いるＳｃｈ
ａｌｋｗｉｊ　ｋの方法では常にパスカルの三角形の対
角方向に位置する２個の数の差がステップが行なわれる
出発数の代りに取られ、処理は星印の代りに三角形の頂
点の数で終了する。これはマトリックスの全要素を１行
および１列に亘ってずらせることに相当する。前記差は
常に関連する数の左上に位置する。

第２０図は第１〜１９図について説明した原理を使用す
るエンコード回路の一例を示す。入力端子ｌの直列８ビ
ット信号は直列−並列変換器２により８ビット並列信号
に変換される。更に、ワード同期クロック信号０がクロ
ック信号発生器１６により発生され、８ビット同期クロ
ック信号ａがクロック信号発生器１７により発生される
。更に、形成すべき出力信号のビット周波数（即ちクロ
ック信号ａの周波数の１０７８倍の周波数）と同期した
クロック信号すがクロック信号発生器１８により発生さ
れる。これらクロック信号はエンコード回路の種々の部
分に同期用に供給される。直列−並列変換器２の８ビツ
ト出力端子は詳−デコーダ回路１９に接続される。この
デコーダ回路は、例えば論理ゲートにより、８ビツトワ
ードの２進加重値１が１＜８９　：　８９＜ｉ＜ｌ：２
４８または１〉２４８のときにそれぞれ信号Ｔ　、Ｔ　
またはＴ。

１ を発生する。これらは各々別個の方法で符号化される先
に定義した８つの群である。このエンコード回路は、更
に、信号Ｔ。でスイッチオンされる第１４図の変形パス
カル三角形を含むメモリ２０を具えると共に、これと並
列に配置され、信号Ｔ０によりスイッチオンされる第１
８図に示す変形パスカル三角形を含むメモリ２１を具え
る。両メモリの出力端子は減算回路２２に接続され、こ
の減算回路はメモリ２０または２１から供給される数を
アキュムレータ２８により供給される数から引算する。

この減算回路の出力端子はアキュムレータ２８に接続さ
れる。直列−並列変換器２からの入力ワードはクリック
信号Ｏの指令の下でアキュムレータ２８にロードされる
。メモリ２０および２１はビットクロック信号ａにより
行アドレスされ、各ビット毎に１行づつシフトされて変
形パスカル三角形（第１４図、第１８図）が下から上へ
とステップされる。列アドレッシングに対してはメモリ
２０（第１４図）の第８列またはメモリ２１（第１８図
）の第５列がクロック信号Ｃの制御の下で出発列として
選択される。減算回路２２におψてはメモリ２０または
２１から読出された数がアキュムレータ２８により供給
される数から引算され、その残り（差）が零より大きい
か零に等しい場合にこの残りが前記アキュムレータにス
トアされ、これは減算回路の出力端子２４１のオーバフ
ロー信号により前記アキュムレータの再ロードを禁止す
ることにより達成される。インバータ２６で反転された
オーバフロー信号によ・す、前記オーバ７０−信号が現
われるとき（即ちメモリの数を引算できないとき）に列
番号を１だけデークリメントし、この信号が現われない
とき（即ちメ、そりの数をアキュムレータの数から引算
できるとき）に列番号を１だけインクリメントするアッ
プ／ダウンカウンタ２４を介してメモリ２０および２１
の列アドレスを決定する。この反転オーバフロー信号は
所望の出力信号も構成する。この信号はメモリの数をア
キュムレータの数から引算できるときに論理値１であり
、引算できないときに論理値Ｏである。群Ｔ０が処理さ
れる場合には入力信号が信号Ｔ１の指令の下でアキュム
レータ２８にロードされるときに初期順序番号（８９）
を引算するか、メモリ２１にストアする数をその分だけ
見込んでおくことができる。

直列−並列変換器２６により反転オーバフロー信号をク
ロック信号すを用いてｌＯビット並列信号に変換する。

本例エンコード回路は更に直列−並列変換器２からの８
ビツト並列ワードを受信するメモリ回路２７を具え、こ
のメモリ回路は信号Ｔ、によりスイッチオンされると共
に前記第８群Ｔ、のコードワードをストアしているため
、信号Ｔ、の指令の下で第８群のｌＯビットコードワー
ドを関連する８ビツト入カワードの関数として発生する
。このｌＯビットコードワード（並列に得られる）は直
列−並列変換器２６の出力端子にワイヤドＯＲを介して
供給されるためこの出力端子に全てのｌθビットコード
ワードが８ビツト人カワードのリズムで現われるが、こ
れらは全て初期状態Ｓ０に従って符号化されたものであ
る。これらｌＯビットワードは切換可能な極性反転ゲー
ト回路２８と切換可能は順序逆転ゲート回路２９を経て
並列−直列変換器４に供給され、これにより出力端子１
１に符号化ビット流が供給される。クロック信号Ｏによ
りワード同期されたアップ／ダウンカウンタ８１により
全先行ワードのデータル加算値が積分される。この全先
行ワードのデジタル加算値が零の場合には初期状態Ｓ。

が正当であるが、符号化は初期状態Ｓ０で行なわれてい
る。この場合には次のワードをこのワードが群Ｔ０のワ
ードの場合には極性反転すると共に順序逆転する必要が
あり、このワードが群Ｔ、のワードの場合には順序逆転
のみを行なう必要がある。この目的のために、アップ／
ダウンカウンタ８１の出力信号をゲート８２．８８およ
び８４により信号Ｔ　およびＴ２と論理的に合成して上
記の場合に極性反転回路２８および／または順序逆転回
路２９をスイッチオンする信号を形成する。

第２ｉｌｌは第２０図に示すエンコーダ回路により符号
化されたｌＯビットワードを復号するデフーダ回路を示
す。入力端子１２から１０ビツトワードが直列−並列変
換器７に供給され、直列ビット流が１０ビツトの並列ビ
ット流に変換される。

クロック発生回路８５．８６および８７によりワード周
波数、１０ビツトワードのビット周波数および８ビツト
ワードのビット周波数とそれぞれ同期したクロック（Ｍ
号ｃ、ｂおよびａが発生される。

入力ビツト列の各ワードが状態Ｓ。またはＳｏにおいて
符号化されたものかおよび群Ｔ。、Ｔ１またはＴ８のど
れに属するものかを決定する必要かある。この目的のた
めに、ｌＯビットワードをアップ／ダウンカウンタ４１
に供給する。このカウンタはワードクロック信号Ｃと同
期し、各ワードの終了時に不一致（各ワード内のデジタ
ル加算値の変化量）を示す。この不一致は−２，＋２ま
たは０のいずれかである。Ｗ列−並列変ｐＩＬ器７の出
力信号の最下位の８ビツトをＡＮＤゲート４２によりモ
ニターすると共に最上位の８ビツトをＡＮＤゲート４８
によりモニターする。両ゲートは反転入力端子を有し、
関連するビットが零のとき、即ち群Ｔ、のワードの場合
における状態Ｓ。およびＳｏにおいて信号をそれぞれ出
力する。

カウンタ４１が不一致Ｏを検出すると共にゲート４２ま
たはゲート４８が出力信号を出力する場合には当該ワー
ドは群Ｔ８に属する。この目的のためにゲート４２およ
び４８の出力信号をＯＲゲート４４で合成すると共に、
このＯＲゲートの出力信号をカウンタ４１の０不一致出
力信号とＡＮＤゲート４５で合成して群Ｔ、のワードを
識別する信号を形成する。ＯＲゲート４６はカウンタ４
１の＋２不一致出力信号と一２不一致出力信号とを合成
して＋２の不一致を有する詳Ｔ□のワードを・識別する
信号を形成する。カウンタ４１からの０不一致信号はゲ
ート４２および４８が出力信号を発生しないときに群Ｔ
０を表わすので、これをゲート４７により検出して群Ｔ
。を識別する信号を形成する。

第２０図に示すエンコード回路と同様に、第２１図に示
すデコード回路は状態Ｓ□がらスタートシ、状態Ｓ。の
ワードは極性反転および／または順序逆転により得られ
る。状態ｓ。における群Ｔ０のワードはこれらワードが
−２の不一致を有することから識別することができ、−
２の不一致の場合には極性反転と順序逆転を必要とする
。

状態Ｓ。における群Ｔ、のワードは最下位のδビットが
零であることから、即ちゲート４２が出力信号を発生す
ることにより識別することができる。

状態Ｓ。のワードを状態Ｓ□のワードに変換するために
、直列−並列変換器７の出力信号を切換可能な反転回路
８８を介して切換可能な順序逆転回路８９に供給する。

極性反転回路８８はカウンタ４２からの一２不一致信号
によりスイッチオンされ、順序逆転回路８９は一２不一
致信号とゲート４２の出力信号をＯＲゲート４８で合成
して形成した信号でスイッチオンされ、同期はワードク
ロック信号０により取られる。

こうして得られたワードを復号するために、第２１図に
示すデコード回路は第１４図に示す変形パスカル三角形
をストアしている信号Ｔ。でスイッチオンされるメモリ
回路４９と、これと並列に配置され、第１８図に示す変
形パスカル三角形をストアしている信号Ｔ０でスイッチ
オンされるメモリ回路５０を具えている。

メモリ回路４９および５ｏはピットクロック信号ａによ
り行アドレスされ、ワードの開始時にパスカル三角形の
第ｉｏ行に対応する行がアドレスされて下から上に順次
アドレスされる。これらメモリ回路は並列−直列変換器
４ｏからｉｏピットワード°を受信するアップ／ダウン
カウンタ５１Ｇにより列アドレスされる。即ち、このカ
ウンタはワード内の瞬時デジタル加算値を発生し、開始
時こ所定の出発列、即ちメモリ４９に対しては第８列、
メモリ５０に対しては第５列をアドレスし、次いで論理
値ｌの受信毎に高位の列をアドレスする。同時に、ビッ
トクリックａの指令の下で上位行へのアドレスが行なわ
れるため、論理値１の受信時に変形パスカル三角形にお
ける右上へのステップが第１４〜１９図につき述べたよ
うに行なわれる。同様に、論理値０は左上へのステップ
を生ずる。前述の復号方法に従って変形パスカル三角形
内の数をワード内の論理値１が生ずるときに累算する必
要がある。この目的のためにアキュムレータ５１と加算
回路５２を具える。加算回路５２は並列−直列変換器４
０の出力端子のワードにより制御され、ワード内に論理
値ｌが生ずる度に瞬間的にアドレスされたメモリ位置の
内容をアキュムレータの内容に加算して、アドレスが同
一の論理値ｌの指令の下で変化される前にメモリからの
数の読出しが行なわれるようにする。斯くして出力ワー
ドがアキュムレータ５１に８ビツトフードワードとして
発生し、このアキュムレータはその内容を前記ワードの
終了時に並列−直列変換器９に転送した後にリセットさ
れる。この際、群Ｔ０のワードを８９だけ増加させるこ
とは例えばアキュムレータ５１を各ワードの終了時に８
９にリセットすることによりまたはメモリ５０の内容を
適応させることにより行なうことができる。

群Ｔ、のワードを復号するために、順序逆転回路８９の
出力端子のワードをメモリ５８に並列に供給する。この
メモリは信号Ｔ、でスイッチオンされ、供給されたワー
ドに応じて読出しを行ない、８ピツトワードを発生し、
このワードがアキュムレータ５２の出力ワードと同様に
並列−直列変換　゛器９に供給され、斯る後にこれらワ
ードが出力端子１０に直列に供給される。この変換器は
信号ａおよびＣにより制御される。

同期はクロック信号ａ、ｂおよび０により行なう必要が
あり、必要に応じ遅延回路およびホールド回路を用いる
必要がある。例えば、ｌＯビットワードは直列−並列変
換器７、極性反転回路８８、順序逆転回路８９および並
列−直列変換器４０により処理される間に１ワード長の
遅延を受けるため、発生された信号Ｔ。、ＴｏおよびＴ
、を１ワード長の遅蛾を有するゲー）５４．５５および
５６を通して転送する必要がある。

第２０図および第２１図に示す回路においてはメモリ回
路が８つの群Ｔ　、Ｔ　およびＴ、の各々１ に対し必要とされ、所要記憶容量の点で不所望である。

群Ｔ８のためのコードワードテーブルの使用を避けるた
めには群Ｔ。に含まれる不一致０の使用可能なコードワ
ードの数を拡張する方法を見つけ出す必要がある。第１
８図の表においては群Ｔ。

に８９個の不一致０のフードワードを使用して―る。規
定の限界範囲内に維持される不一致０のコードワードの
可能な数は状態Ｓ０において１８１個、状態Ｓ。におい
て１９７個ある。変形パスカル三角形を使用可能にする
ために、この場合には可能な数が少ない状態、即ち状態
Ｓ□からスタートシ、初期状態がＳ。のときはこれらの
ワードを状態Ｓ□に変換するのが有効である。この場合
には状態Ｓ０の可能な全ワードを使用することができる
ため、一連の連続順序番号を必要とする変形パスカル三
角形を使用することができる。

群Ｔ。を考察すると、瞬時デジタル加算値がワードの開
始から＋１と−２の間に位置するコードワードのみが使
用される。これは状態Ｓ０においては−３または−４の
瞬時デジタル加算値を有するワードは使用できないこと
を意味する。

−８の瞬時デジタル加算値を有するが−４の瞬時デジタ
ル加算値を有しないワードは極性反転のみで状態Ｓ。に
マツピングすることができる。第２２図は一例として状
ｎＳ０におけるワード２８６＝０１０００１１１１０の
瞬時デジタル加算値の変化を示す。このワードはレベル
−１１即ち−８の瞬時加算値に到達する。このワードは
反転すると７８７＝１０１１１００００１に変化し、第
２８図に示すように状態Ｓ。にマツピングすることがで
きる。

−４の瞬時デジタル加算値を有するワードは状態Ｓ。に
おける極性反転により不許容レベル４に到達するために
これらワードは状態Ｓ。に直接マツピングすることはで
きなψ。この状態Ｓ。では上述の極性反転のためにレベ
ル＋８だけでなくレベル−２ｒ　ｌ　Ｔ　Ｏおよび＋１
も生ずる。これがため、これらフードワードはレベル＋
２に到達することなくレベル＋８に到達することはあり
得ない。この場合、これらコードワードは極性反転後に
、例えばレベル＋２に到達後の後続のピッＦを極性反転
することによりワードをレベル＋２を中心に１折り返え
す”と共にレベル＋２に再び到達後に再び極性反転する
（その前の極性反転を打ち消す）ことによりマツピング
することができる。

第２４図に、状態Ｓ０において−４の瞬時デジタル加算
値変化を有するワード５９＝００００１１１０１１を一
例として示す。このワードは上述の規則に従って処理す
ると第２５図に示すようにワード８２０＝１１００１１
０１００になり、状態Ｓｏにマツピングすることができ
る。

上述の方法によれば状態Ｓ工において可能な全ワードを
使用することができ、この場合には６列を有する変形パ
スカル三角形を使用することができる。この結果として
１８１個の零下一致コードワードを使用することができ
る。−２不一致の使用可能コードワードは１５５個ある
ので１合計２８６俵の使用可能コードワードが得ちれ、
必要とされるのは２５６ワードある。余分のコードワー
ドは例えば符号化を順序番号１９および０でスタートさ
せることにより追加の記憶容量を必要とすることなくス
キップさせることができる。

斯るコードワード群は一つの６列変形パスカル三角形に
より符号化および復号化することができる。群Ｔ０の符
号化および復号化にも６列の変形パスカル三角形が必要
とされるため、群Ｔ。と群Ｔ０の変形パスカル三角形を
合成するのが有効であり、これは２個の最終列を使用す
れば可能であることが確かめられた。この場合には出発
列とｊして状態Ｓ０に対応する（第５）列（第１８図お
よびその説明参照）が選択されると共に、零憶不一致ワ
ードの終了列として第６列が、−２不一致ワードの終了
列として第８列が選択される０星印が付された終了列の
右側の列の第１行に数１を入れるという規則に従って、
２個の終了列の右側の列１即ち列４および６の第１行に
数１ｔ−入れ次でマトリックスの全位置に第１４〜１９
図につき述べた規則に従って数を入れる。これにより第
２６図のマトリックスが得られ、第２６図では関係のな
い数はかっこに入れであると共にマトリックスは対角方
向にステップされるために関係のない位置は空白にしで
ある。

第２７図は８ビツトワード１５＝００００１１１１を−
２の不一致を有するｌＯピットワード７７＝０００１０
０１１０１に符号化およびその逆に復号化する場合を示
し、第２８図は８ビツトワードｌフ＝０００１０００１
を零不一致の１０ビツトワード７９＝０００１００１１
１１に符号化およびその逆に復号化する場合を示す。

第２９図は第２６図の変形パスカル三角形に基づくエン
コーダ回路の一例を示す。その原理は第２０図の回路の
原理と同一であるが、本例では第２６図の変形パスカル
三角形をストアする１個のメモリ２１のみを用い、極性
反転回路２８および順序逆転回路２９はコードワードの
関数として異なる方法で制御すると共に並列−直列変換
器４と出力端子１１との間にインバータ６０を配置して
第２５図につき述べた＋２レベルを中心とする１折り返
し”を行なうようにしである。

減算回路８２のオーバフロー信号として発生しインバー
タ２５で極性反転されて得られる発生コードワードはア
ップ／ダウンカウンタ２４に供給され、このカウンタの
出力信号がメモリ２１の列アドレッシングを制御する。

この出力信号はラッチ機能（フリップ７０ツブ）６１お
よび６２を具えるゲート回路にも供給され、これにより
前記アップ／ダウンカウンタ２４が一８状態か一４状態
かを決定する。この出力信号はホールド回路６８にも供
給されてワード終了時のカウンタの状態（不一致）がホ
ールドされる。不一致は状態０および−２を検出するラ
ッチ機能を有するゲート６４および６５により検出され
る。更に、第２０図の例と同様に、初期状態（Ｓｏまた
はＳ□）はアップ／ダウンカウンタ８１により検出され
る。

ＡＮＤゲート６６によりゲート６１．６４および８１の
出力信号を合成する。従ってこのＡＮＤゲートはレベル
−８に到達したまたは通過したワードを表わすと共にこ
のワードの不一致が０であり且つ初期状態がＳ。である
ことを表わす出力信号を供給する。断るワードは極性反
転する必要がある。ゲート６５およびカウンタ８１から
の信号をＡＮＤゲート６フにより合成して状態Ｓ。にお
ける−２不一致のワード、即ち極性反転と順序逆転する
必要のあるワードを表わす信号を形成する。

この目的のためにゲート６７の出力信号を順序逆転回路
２９に供給すると共に、ゲート６６の出力信号とＯＲゲ
ート６Ｂで合成後に極性反転回路２８にも供給する。ゲ
ート６２および６４からの信号およびカウンタ８１から
の信号をＡＮＤゲート９０で合成する。このＡＮＤゲー
トは初期状態がＳ。でレベル−４に到達する零不一致の
ワードを表わす信号を出力する。これらワードは＋２レ
ベルを中心に折り返えす必要がある。これはインバータ
６０により実行することができる。変換器４で並列−直
列変換されたビット列は変換器２６の入力端子のビット
列に対しｌワード長の遅れを有する。このためゲート９
０からの信号をホールド回路６９によりｌワード長だけ
遅延させる。変換器４の出力信号の各ワード内における
デジタル加算値の変化をアップ／ダウンカウンタ７１に
より決定し、レベル＋２に到達する度に信号を出力させ
る。ＡＮＤゲート７２でこの信号をホールド回路６９の
出力信号と合成する。このＡＮＤゲート７２により７リ
ツプフロツプ７０を制御してその状態を＋２レベルに到
達する度に切換える。この７リツプフロツプによりイン
バータ６０を制御して所望の＋２レベルでの折り返えし
を得る。

第８０図は第２９図に示すエンコーダ回路により符号化
されてワードを復号するデコーダ回路の一例を示す。こ
のデコーダ回路の原理は第２１図に示す回路の原理と同
一であるが、本例では第２６図に示す変形パスカル三角
形をストアする１個のメモリ６０のみを用い、極性反転
回路および順序逆転回路を入力信号の関数として異なる
方法で制御する。

入力信号はアップ／ダウンカランタフ８に供給される。

このカウンタの出力信号をホールド機能を有するゲート
７４および７５に供給して、カウント＋２および＋８を
検出し、更にホールドスイッチ７６にも供給して各ワー
ドの終了時の前記カウンタの最終カウントをホールドす
ると共にホールド機能を有するゲート７７および７８に
よりこの最終カウントが０であるか＋２であるかを決定
する。ゲート？４および７７の出力信号をＡＮＤゲート
７９で合成して＋８レベルに到達子る零下一致のワード
を表わす信号を発生させる。ゲート７５およびフ７の出
力信号をＡ）ＪＤゲート８０で合成する。このゲート８
０は＋２レベルに到達スるまたはこのレベルを通過する
零下一致のワード即ち極性反転のみがされて−るまたは
極性反転と折り返えしがされているワードを褒わす信号
を出力する。この信号をゲート７９の反転出力信号とＡ
ＮＤゲー）８１で合成して＋２レベルで折り返えされた
ワードを表わす信号を発生させ、この信号をホールド回
路８２に供給してこれを１ワード長に亘すホールドする
。ゲート７８の出力信号は＋２不一致のワード、即ち極
性反転および順序逆転されたワードを表わす。この信号
は順序逆転回路８９に供給すると共にゲート８０の出力
信号とＯＲゲート８８で合成した後に極性反転回路８８
に供給する。

並列−直列変換器４０の出力信号をアップ／ダウンカウ
ンタ８４によりモニタしてワード内におりてカウントが
＋２になる度に信号を出力させ、この出力信号をホール
ド回路８２からの信号とＡＮＤゲート８５で合成した後
に７リツプ７０ツブ８６に供給し、これにより変換器４
０と加算回路５２との間に配置したインバータ８フを切
換える。

第ＲＯｔ　Ｂ　１．２９および８０図に示す装置におり
てはエンコーダ回路（第２０図または第２９図）とデコ
ーダ回路（第２１ｍまたは第８０図）は多数の同一の構
成素子を具えるので実際にはエンコーダ回路とデコーダ
回路の大部分を合成することができる。

ワード同期信号Ｃの発生（第２１および８０図の発生器
８５）に関しては、コードワード列内に特別な同期ワー
ドを付加しこれを順次の゛コードワードの隣接部分から
取り出すことができるようにすることによりこの同期信
号Ｃがデータワードと同相に維持されるようにすること
ができる０この目的のためには例えば第１８図に示す表
においては複数個のコードワードを禁止する必要がある
。

この目的のために第８１図の麦に同期ワード０１００１
１１１１０および００００１１１１１０の使用が可能と
なるよう変形した第１８図の表の情報ワード（１）を示
しである。

【図面の簡単な説明】

第１図はデジタルデータを符号化された信号のデジタル
加算値が規定の限界範囲に維持されるよう符号化すると
共に復号化する方法に使用する装置のブロック図、 第２〜１２図は使用可能コードワードの選択を説明する
ためのデジタル加算値変化を示すグラフ、第１８図はコ
ードワードテーブルを示す図、第１４〜１９図は複数個
の変形パスカル三角形を用いる符号化および復号化方法
を説明するための図、 第２０図は第１４〜１９図につき説明される原理を使用
するエンコーダ回路の一例を示すブロック図、 第２１図は第１４〜１９図につき説明される原理を使用
するデコーダ回路の一例を示すブロック図、 第２２〜２５図は１つのメモリに１つの群のコードワー
ドをメモリする必要がないように選択されたコードワー
ドの選択方法を説明するためのデジタル加算値変化を示
すグラフ、 第２６〜２８図は一つの変形パスカル三角形により全て
のコードワードを符号化および復号化する方法を説明す
るための図、 第２９図は第２６図に示す変形パスカル三角形によるエ
ンコーダ回路の一例を示すブロック図、第８０図は第２
６図に示す変形パスカル三角形によるデコーダ回路の一
例を示すブ四ツク図、第８１図は第１８図に示すコード
ワードテーブルの変更例を示す図である。 ■・・・入力端子　２・・・直列−並列変換器８・・・
エンコーダ回路　４・・・並列−直列変換器５・・・ク
ロック発生回路　６・・・テープレコーダフ・・・直列
−並列変換器　８・・・デコーダ回路９・・・並列−直
列変換器　１０・・・出力端子１８・・・クロック発生
回路 １４、１５・・・アップ／ダウンカウンタ１６、１７．
１８・・・クロック信号発生器１９・・・群デコーダ　
２０．１１．２７・・・メモリ回路２２・・・減算口ｖ
Ｉ２８・・・アキュムレータ２４、８１・・・アップ／
ダウンカウンタ２５・・・インバータ　２６・・・直列
−並列変換器２８・・・極性反転回路　２９・・・順序
逆転回路８２、８８．８４・・・論理ゲート ８１１、８ｆｌ、　３７・・・クロック信号発生器８８
・・・極性反転回路　８９・・・順序逆転回路４０・・
・並列−直列変換器 ４２、４８１４４．４５１４６．４７．４８・・・論理
ゲート４９、５０１５８・・・メモリ　５１・・・アキ
ュムレータ５２・・・加算回路　５４９５５１５６・・
・遅延回路５１０・・・アップ／ダウンカウンタ ６０・・・インバータ ８１、６２．６４．６５・・・ゲート回路６８、６９・
・・ホールド回路 ６６、６７、６８．７２・・・論理ゲート７０・・・７
リツプ７田ツブ ７８・・・アップ／ダウンカウンタ ７６、８ｊｌｌ・・・ホールド回路 ７４、７５１７７ｔ　７８・・・ゲート回路７９ｙ　８
０＋　８１＋　８Ｌ　８５・・・論理ゲート８６・・・
７リツプ７０ツブ ８７・・・インバータ ■ロ ー （）　Ｃフ し＝　Ｌ− Ｌｌ”）　（７＋）　υ）０ル −　し− ｕｌ　Ｖｌ　ｕｌ　ｕ”＋

Claims (1)

1. 【特許請求の範囲】 Ｌｎビット情報ワードを伝送前にｍビットコードワード
   に変換し、該ｍビットコードワードを伝送後にｎビット
   情報ワードに再変換する情報伝送方法であって、伝送前
   に順次のｎビット情報を制限された最大不一致±ｄを有
   するｍビット情報に、各コードワードの開始時における
   全先行コードワードのデジタル加算値が第１．の値と第
   ２の値で限界された限界範囲内に維持されるように変換
   するために〜（ここで、ｎ、ｍおよびｄは整数でｎ　（
   ｍおよびｄ＜ｍ　１次のコードワードを少くとも不一致
   の極性に関連して全先行コードワードの前記デジタル加
   算値の関数として選択して前記次のコードワードが前記
   デジタル加算値の絶対値の増大を生じ得ないようにし、
   この目的のために少くとも第１群の可能なｎビット情報
   ワードの各々に、互に反対極性の絶対値ｄの不一致を有
   すると共に互に反対のビット極性を有する１対のコード
   ワードを割当てるようにした情報伝送方法において、瞬
   時デジタル加算値を、前記第１の値と第２の値で限界さ
   れた範囲外に位置する第８および第４の値であって第２
   および第４の値陶の間隔が第１および第８の値の間隔よ
   り小さくなるよう定められた第８の値と第４の値で限界
   された範囲内に制限するために、それぞれ＋ｄおよび−
   ｄの不一致を有する第１および第２コードワードを前記
   第１群の情報ワードの少くとも一部の各ワードに割当て
   、前記第１群の当該部分の各関連する情報ワードに対す
   る第２コードワードは関連する第１コードワードのビッ
   ト極性を反転すると共にビット伝送順序を逆転したもの
   とし、前記第１コードワードは少くとも次のコードワー
   ド群、即ち前記選択規則に従って前記第８および第４の
   値で限界された範囲内に維持されるが対応するビット極
   性反転コードワードは前記範囲内に維持されず、ビット
   伝送賃順序の逆転後に前記範囲内に維持されるコードワ
   ード群から選択しであることを特徴とする、情報伝送方
   法。 区　特許請；（乏の範囲第１項記載の方法においてコー
   ドワードの伝送後にこれらコードワードが不一致＋ｄを
   示すのか−ｄを示すのかを検査し、第１群の情報ワード
   の前記部分に属するコードワードを前記不一致の極性に
   応じて直接或は極性反転および伝送順序逆転後に変換す
   ることを特徴とする情報伝送方法。 ＆　特許請求の範囲第１項または第２項記載の方法にお
   いて、前記最大不一致±ｄを零でない可能な最小不一致
   に等しくして各コードワードの開始時における全先行コ
   ードワードのデジタル加算値が前記第１の値か第２の値
   に制限されるようにし、且つ前記第１群の情報ワードに
   属する第１コードワードが前記デジタル加算値を第１の
   値から第２の値に変化せしめると共に関連する第２コー
   ドワードが前記デジタル加算値を第２の値から第１の値
   に変化せしめるようにし、各ワードコードの開始時にデ
   ジタル加算値が第１の値を示す場合ジタル加算値が第２
   の値を示す場合には極性反転され且つ順序逆転されたコ
   ードワードを選択することを特徴とする情報伝送方法。 表　特許請求の範囲第８項記載の方法において、前記最
   大不一致±ｄを±２にすると共に、不一致０を有するコ
   ードワードを第２群の情報ワードに割当て、これらコー
   ドワードはコードワードの開始時におけるデジタル加算
   値と無関係に選択されるものとし、これらコードワード
   は第１の値から第１の値に変化する間に第８の値を越え
   ないと共に第２の値から第２の値へ変化する間に第４の
   値を越えないものとすることを特徴とする情報伝送方法
   。 ＆　特許請求の範囲第４項記載の方法において、ｎ＝８
   およびｍ＝１０とし、第８の値を第１の値から値２の間
   隔とし、第４の値を第２の値から値１の間隔にすること
   を特徴とする情報伝送方法。 ａ　ｎビット情報ワードを伝送前にｍビットワードに変
   換し、該ｍビットコードワードを伝送後にｎビット情報
   ワードに再変換する情報伝送方法に使用する符号化装置
   において、 全先行ワードのデジタル加算値を決定する手段と、 第１群の情報ワードを変換する手段と、第１群の情報ワ
   ードの変換により得られたコードワードを、決定された
   デジタル加算値により極性反転および順序逆転が要求さ
   れる場合に極性反転および順序逆転する手段を具えるこ
   とを特徴とする符号化装置。 １　ｎビット情報ワードを伝送前にｍビットワードに変
   換し、該ｍビットコードワードを伝送後にｎビット情報
   ワードに再変換する情報伝送方法に使用する復号化装置
   において、 受信コードワードの不一致を決定する手段と、第１群の
   情報ワードに対応するコードワードを、決定された不一
   致により極性反転および順序逆転が要求される場合に極
   性反転および順序逆転する手段と、 第１群の情報ワードに対応するコードワードを変換する
   手段とを具えることを特徴とする復号化装置。