JPH05268274A - 読取装置 - Google Patents

読取装置

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JPH05268274A
JPH05268274A JP5009349A JP934993A JPH05268274A JP H05268274 A JPH05268274 A JP H05268274A JP 5009349 A JP5009349 A JP 5009349A JP 934993 A JP934993 A JP 934993A JP H05268274 A JPH05268274 A JP H05268274A
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Immink Kornelis A Schouhamer
アントニエ スコウハメル イミンク コルネリス
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    • G—PHYSICS
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
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    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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    • G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes

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  • Communication Control (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Error Detection And Correction (AREA)
  • Analogue/Digital Conversion (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 互いに極性反転及び順序逆転されたｍビット
コードワードを用いて瞬時ディジタル加算値が所定の限
界範囲内に制限されるよう変換され、記録担体に記録さ
れたｎビット情報ワードを再生する。 【構成】 記録担体６からｍビットコードワードを読取
る読取記録ヘッドと、直並列変換回路７，９、デコーダ
８よりなる読取ったｍビットコードワードをｎビット情
報ワードに変換するｍビット−ｎビットコードコンバー
タとを具えた読取装置でおいて、ｍビット−ｎビットコ
ードコンバータは第１群のｍビットコードワードの各ｍ
ビットコードワードを第１群のｍビットコードワードの
各ｍビットコードワードを第１群の情報ワードの対応す
るｎビット情報ワードに変換する第１復号化手段と、同
様の第２群のｎビット情報ワードに変換する第２復号化
手段とを具え、第１群と第２群の関連するそれぞれのコ
ードワードは互いにビット極性が反対であり且つビット
順序が反対であることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はｎビット情報ワードを伝
送前にｍビットコードワードに変換して記録担体に記録
し、該ｍビットコードワードを伝送後に読取り、ｎビッ
ト情報ワードに再変換する情報伝送方法であって、伝送
前に順次のｎビット情報を制限された最大ディスパリテ
ィ±ｄを有するｍビット情報に変換して（ここでｎ，ｍ
及びｄは整数で、ｎ＜ｍ及びｄ＜ｍ）各コードワードの
開始時における全先行コードワードのデジタル加算値が
第１の値と第２の値で限界された界面範囲内に維持され
るようにするために、次のコードワードを少なくともデ
ィスパリティの極性に関連して全先行コードワードの前
記デジタル加算値の関数として選択して前記次のコード
ワードが前記ディジタル加算値の絶対値の増大を生じ得
ないようにし、この目的のために少なくとも第１群のｎ
ビット情報ワードの各々に、互いに反対極性の絶対値ｄ
のディスパリティを有すると共に互いに反対のビット極
性を有する１対のコードワードを割当てるようにした情
報伝送方法に使用する読取装置に関するものである。
【０００２】
【従来の技術】上述の如き情報伝送方法および装置は英
国特許明細書第１５４０６１７号および米国特許明細書
第４３８７３６号により既知である。
【０００３】斯るｎビット情報ワード−ｍビットコード
ワード変換はｍビットコードワード系列に課される所定
の要件を満足させるために使用される。これは、ｍビッ
トコードワードの可能な組合せの全てを使用できるわけ
でないことを意味し、従ってビット数ｍを関連する情報
ワードのビット数ｎより大きくする必要があることを意
味する。既知の方法および装置ではｍは偶数または奇数
にすることができる。ｍが偶数の場合には偶数ディスパ
リティ±２、±４等に加えてディスパリティ０が発生
し、ｍが奇数の場合には奇数ディスパリティ±１、±３
等が発生する。この場合、最大ディスパリティは±ｍで
ある。この最大ディスパリティを制限して（ｄ＜ｍ）最
大の符号効率を達成する。最大ディスパリティを大きく
すると使用可能なコードワードの数が増大するが、スペ
クトルの低周波数成分および連続する“１”または
“０”の最大数（クロック発生に重要）が著しく増大す
る。直流成分のない伝送信号を得るために先行コードワ
ードのデジタル加算値の関数として極性を選択する。こ
れは、各情報コードワードに対し互いに極性が反転関係
にある２個のコードワードを選択すると他方のワードは
極性反転により得ることができるので一方のコードワー
ドのみを発生させればよくなるために有利に達成するこ
とができる。
【０００４】他の重要な点は受信ビットが論理値０であ
るか１であるかを判定するために受信側で発生させる判
定レベルの発生方法である。これは瞬時デジタル加算値
レベルをろ波して達成することができる。この目的に使
用するフィルタの時定数はできるだけ小さくして平均デ
ジタル加算値の急速な変化に追従できるようにすること
が重量である。これがため、瞬時デジタル加算値の変化
の振幅を制限することが必要であり、これはこれらの変
化が前記判定レベルの変動（ベースライン変動）を生ず
るためである。この目的のためにはコードワード内にお
ける瞬時デジタル加算値の変化に制限を課すことがで
き、例えば最大瞬時デジタル加算値を±（ｄ＋２）に制
限することができる。この場合所要の情報ワード数２n
と比較して使用可能なコードワードに相当な余分が屡々
生ずる。しかし、この制限範囲を±（ｄ＋１）に低減す
ると使用可能なコードワードの不足を生ずる。また、例
えば＋（ｄ＋１）および−（ｄ＋２）の範囲の非対称制
限は極性反転原理を使用するときは何の意義もない。そ
の理由は、この場合には一方のコードワードが前記制限
範囲内に含まれないコードワード対は全て使用不可能で
あるため、使用可能なコードワード数は±（ｄ＋１）の
制限範囲の場合より大きくならないためである。同じこ
とが他の制限範囲（例えば±（ｄ＋２）と比較して±
（ｄ＋３））に対しても言える。
【０００５】
【発明が解決しようとする課題】本発明の目的は、瞬時
デジタル加算値レベルを制限し得るようにした頭書に記
載したタイプの情報伝送方法に使用する読取装置を提供
することにある。この情報伝送方法においては、瞬時デ
ジタル加算値を、前記第１の値と第２の値で限界された
範囲外に位置する第３および第４の値であって第２およ
び第４の値間の間隔が第１および第３の値の間隔より小
さくなるよう定められた第３の値と第４の値で限界され
た範囲内に制限するために、それぞれ＋ｄおよび−ｄの
ディスパリティを有する第１群および第２群のコードワ
ードを前記第１群の情報ワードの少なくとも一部の各ワ
ードに割当て、前記第１群の当該部分の各関連する情報
ワードに対する第２群のコードワードは関連する第１群
のコードワードのビット極性を反転すると共にビット伝
送順序を逆転したものとし、前記第１コードワードは少
なくとも次のコードワード群、すなわち前記選択規則に
従って前記第３および第４の値で限界された範囲内に維
持されるが対応するビット極性判定コードワードは前記
範囲内に接続されず、ビット伝送順序の逆転後に前記範
囲内に維持れるコードワード群から選択してある。
【０００６】
【課題を解決するための手段】本発明は、このようなｍ
ビットコードワードが記録された記録担体を読取るため
に、記録担体からｍビットコードワードを読取る読取ヘ
ッドと、読取ったｍビットコードワードをｎビット情報
ワードに変換するｍビット−ｎビットコードコンバータ
とを具えた読取装置でおいて、前記ｍビット−ｎビット
コードコンバータは第１群のｍビットコードワードの各
ｍビットコードワードを第１群の情報ワードの対応する
ｎビット情報ワードに変換する第１復号化手段と、第２
群のｍビットコードワードの各ｍビットコードワードを
第１群の情報ワードの対応するｎビット情報ワードに変
換する第２復号化手段とを具え、前記第１及び第２復号
化手段が第１群と第２群の関連それぞれのコードワード
を同一の情報ワードに変換するよう構成され、第１群と
第２群の関連するそれぞれのコードワードは互いにビッ
ト極性が反対であり且つビット順序が反対であることを
特徴とする。
【０００７】図面につき本発明を説明する。
【実施例】図１は符号化された信号のデジタル加算値が
規定の限界範囲内に維持されるようにデジタルデータを
符号化および復号化するシステムを用いる記録再生シス
テムを示す。本システムは直列入力データ（データが予
め並列ワードの形で得られない限り）を受信する入力端
子１と、データを並列ワード（本例では８ビットの並列
ワード）に変換する直列−並列変換器２を具える。これ
ら８ビットワードはエンコード回路３に供給され、この
回路は例えばルックアップテーブルの形態をなし、本例
では各入力ワードに対し当該回路に定められた規則に従
って１０ビット出力ワードを発生する。これらの１０ビ
ットワードは並列−直列変換器４により直列データ系列
に変換され、このデータ系列は例えば慣例のアナログ磁
気テープレコーダ６により磁気テープに記録される。例
えば複数個（例えば２０）の並列トラックに記録するこ
とができる。これらの処理はクロック信号発生回路５に
より入力信号から取り出されるクロック信号により同期
が取られる。
【０００８】原則として復号は逆の順序で動作する同一
の回路により実現できる。テープレコーダ６からの信号
は直列−並列変換器７により１０ビットワードに変換さ
れる（データが予め並列１０ビットワードで得られない
場合）。符号化に使用した規則と相補関係の規則を使用
してこれらの１０ビットワードはデコード回路８により
８ビットワードに変換され、これら８ビットワードは次
いで並列−直列変換器９により直列データ系列に変換さ
れて出力端子１０に供給される。これらの処理もクロッ
ク信号発生回路１３により得られるクロック信号により
同期が取られる。このクロック信号は直列−並列変換器
７の入力端子１２に現れるテープレコーダ６からの信号
から取り出される。
【０００９】デジタル加算値を制限するためには原則と
して等しい数の“１”と“０”を有するコードワード、
即ちデジタル加算値に全体として影響を与えないコード
ワードのみを使用することができる。特に、１コードワ
ード内のデジタル加算値にも制限が課される場合には、
所定のビット数（本例では１０ビット）で形成し得るコ
ードワード数は少なくなるためにこの限られた個数の前
記所定ビット数のコードワードは著しく小ビット数の入
力ワードに復号することができるのみで、チャンネル容
量にかなりの損失が生ずる。この容量の損失を、例えば
８ビットから１０ビットへの変換の場合において最低に
する場合には、英国特許第１５４０６１７号明細書に提
案されているように、等しくない個数の“０”と“１”
を含むコードワード、即ちデジタル加算値の変化を生ず
る、零に等しくないディスパリティを有するコードワー
ドを使用可能にする必要がある。この特許明細書には、
零に等しくない最低のディスパリティ（特に偶数ビット
数のコードワードに対しては±２のディスパリティ）を
有するワードを使用可能にし、各入力ワードに対し＋２
のディスパリティおよび−２のディスパリティを有する
出力ワードを割当てると共にデジタル加算値（即ち、全
先行ワードのディスパリティの積分値）を減少するワー
ドを選択することが提案されている。図１に示す装置に
おいてはこの処理は、全先行ワードのデジタル加算値を
論理値“０”毎にカウントダウンすると共に論理値
“１”毎にカウントアップするアップ−ダウンカウンタ
１４により決定し、このカウント値に応じて前記デジタ
ル加算値が２つの可能な値のうちの高い値（Ｓ1)である
か低い値（Ｓ0)であるかを示す論理信号Ｓ0 ／Ｓ1 を発
生させることにより達成される。低値Ｓ0 の場合には次
の入力ワードは規則またはルックアップテーブルに従っ
てディスパリティが０又は＋２のワードに変換されてデ
ジタル加算値はＳ0 のままかＳ1 （Ｓ1 ＝Ｓ0 ＋２）に
なり、高値Ｓ1 の場合には前記入力ワードはディスパリ
ティが０または−２のワードに変換されてデジタル加算
値がＳ1 のままかＳ0 か（Ｓ0 ＝Ｓ1 −２）になるよう
にする。
【００１０】復号中は読出されたワードのデジタル加算
値がアップ−ダウンカウンタ１５により決定され、その
カウント値に応じて符号化中に次のコードワードとして
０又は＋２のディスパリティを有するワードが選択され
たのか０または−２のディスパリティを有するワードが
選択されたのかが決定される。デコーダ回路８はこれに
従って制御される。これがため、エンコーダ回路および
デコード回路は双方とも規則またはルックアップテーブ
ルに従って、全先行ワードのデジタル加算値がＳ0 であ
る場合に有効な一組みのコードワード（Ｓ0)と、全先行
ワードのデジタル加算値がＳ1 である場合に有効な一組
みのコードワード（Ｓ1)を発生する。
【００１１】上述の英国特許明細書に従って両組のディ
スパリティ０のワードを同一に選択し、ディスパリティ
−２のワードをディスパリティ＋２のワードに対し相補
関係に選択すると、一方の組（Ｓ1)のコードワードを他
方の組（Ｓ0)のコードワードから簡単に取り出すことが
できる。
【００１２】コードワードの選択を図２〜図１２を参照
して説明する。これら図はコードワードの瞬時デジタル
加算値をビット位置の関数として示す図である。ワード
は１０ビットコードワードで最上位ビットは位置“１”
にある。＋３から−２までの限界範囲のデジタル加算値
を縦軸にプロットしてある。これがため、６つのデジタ
ル加算値を取ることができる。コードワードは２進表示
と１０進表示の両方で示してある。
【００１３】図２はディスパリティ０のコードワードの
デジタル加算値の変化を、先行コードワードのデジタル
加算値がＳ1 の場合について示す。例として１７１＝０
０１０１０１０１１のコードワードを選択してある。デ
ジタル加算値は“１”毎に１増加し、“０”毎に１減少
する。当該コードワードは値Ｓ1 から始まり値Ｓ1 で終
わり、規定のデジタル加算値の限界範囲＋3 〜−2 の範
囲内に維持される。図3 は値Ｓ0 で始まる同一のコード
ワードを示す。この場合のデジタル加算値の変化も規定
の限界範囲＋２〜−３内に維持される。
【００１４】図４はデジタル加算値Ｓ1 から始まるコー
ドワード１２７＝０００１１０１０１１のデジタル加算
値の変化を示す。このワードは限界範囲＋３〜−２内に
維持される。しかし、図５に示すようにこのワードはデ
ジタル加算値Ｓ0 から始まると、このワードは所定の限
界範囲内に維持されない。これがためワード１２７は規
定の限界範囲内に維持される零ディスパリティのワード
群に含まれない。初期状態（Ｓ0 またはＳ1)と無関係に
規定のデジタル加算値限界範囲内に維持される零ディス
パリティのワードのみが初期値からスタートして最後ま
で＋３と−２の間に維持されるデジタル加算値の変化を
有するものであることも明らかである。
【００１５】図６はディスパリティ＋２のワード８２２
＝１１００１１０１１０のデジタル加算値の変化を示
し、このワードは初期状態Ｓ0 の場合にのみ発生する。
このワードは所定の限界範囲内に維持される。初期状態
Ｓ1 の場合には上述の英国特許明細書に従ってその極性
反転コードワード、即ちワード４０２＝００１１００１
００１を選択する必要があり、この場合にもデジタル加
算値変化は図７に示すように規定の限界範囲内に維持さ
れる。
【００１６】図８はディスパリティ＋２のワード２３７
＝００１１１００１１０１のデジタル加算値の変化を示
し、この変化も規定の限界範囲内に維持される。しか
し、このワードは初期状態Ｓ1 の場合に極性反転されて
もその極性反転ワード７８６＝１１０００１００１０の
デジタル加算値は図９に示すように規定の限界範囲内に
維持されない。このことは極性反転技術を使用するとき
は所定の限界範囲内に維持されるディスパリティ＋２の
全ワードを使用できるわけではないことを意味し、これ
はこれらワードのいくつかは極性反転すると最早規定の
限界範囲内に維持されなくなるからである。これを解決
するにはワードを極性反転するだけでなくビット順序を
逆転する。即ち伝送順序を逆転すればよい。この場合ワ
ード２３７は２９１＝０１００１０００１１となり、こ
のワードのデジタル加算値変化は図１０に示すように規
定の限界範囲内に維持される。図８と図１０を比較する
と、極性反転＋順序逆転処理は両変化をワードの中心の
垂直軸を中心に互いに鏡面反転の関係にすることがわか
る。初期値Ｓ0 から規定の限界範囲内に維持されるディ
スパリティ＋２の各ワードは極性反転（ディスパリティ
−２を生ずる）および順序逆転後に初期値Ｓ1 から規定
の限界範囲内に維持されることになる。これがため、デ
ィスパリティ＋２の全ワードを使用することができ、符
号化をチャンネル容量の損失または瞬時デジタル加算値
変化の限界範囲（本例では６値）に関し最適化すること
ができる。
【００１７】以上から、コードワードは次の２群に分か
れる。 群Ｔ0 ：初期状態に無関係に規定の限界範囲内に維持さ
れるディスパリティ０の全コードワード； 群Ｔ1 ：初期状態に依存し、互いに極性反転および順序
逆転により得られる±２のディスパリティを有する全コ
ードワード（初期状態Ｓ0 に対応するワードは＋２のデ
ィスパリティを有し、初期状態Ｓ1 に対応するワードは
−２のディスパリティを有する）； 尚、状態Ｓ0 からスタートして状態Ｓ1 になるまでの間
に値−２に達するディスパリティ＋２のワード、従って
極性反転および順序逆転すると状態Ｓ1 からスタートし
て状態Ｓ0 になるまでの間に値−２に達するディスパリ
ティ＋２のワードのみを極性反転および順序逆転するこ
ともできる。この場合には、３つのワード群、即ち、前
記群Ｔ0 と、レベル−２に達する（従って識別可能）±
２のディスパリティを有するワードに制限された群Ｔ1
と、レベル−２に達しない±２のディスパリティを有す
るワード（例えば図６のワード８２２）に制限されたＴ
1 ′が得られる。
【００１８】群Ｔ0 およびＴ1 のワードのみ（場合によ
っては、群Ｔ1 ′のワード）が発生する場合には、復号
は先行状態と無関係に行うことができる。ワードのディ
スパリティ自体が復号規則を表わし、ディスパリティ＋
２は初期状態Ｓ0 から復号することを意味し、ディスパ
リティ−２は初期状態Ｓ1 から復号することを意味し、
ディスパリティ０は初期状態と無関係に復号することを
意味する。アップ−ダウンカウンタ１５（図１）は受信
ワードのディスパリティを決定するだけである。これに
より誤った初期状態が検出されたときにエラーの伝搬が
生じない。各ワードの初期状態はその来歴と無関係に決
定される。この場合、デコーダ回路に１つの表、例えば
初期状態Ｓ0 に対する表を設け、ワードをそのディスパ
リティが−２のときは極性反転および順序逆転した後に
変換し、ディスパリティが＋２または０のときは直接変
換することが可能になる。
【００１９】上述した８−１０変換の場合には上述の規
則に従って見つけ出されるコードワードの数は規定の限
界範囲に対し不十分であることが起こり得る。８−１０
変換の場合には２５６種類の（８ビット）入力ワードが
可能であり、この２５６種類の各ワードに対し１０ビッ
ト出力ワードを選択する必要がある。群Ｔ0 は８９個の
コードワードを含み、群Ｔ1 は１５５個のコードワード
を含むため、１２個のコードワードが不足する。これら
のワードは２個の初期状態Ｓ0 およびＳ1 の一方に対し
ては使用できるが他方の状態に対しては使用できないデ
ィスパリティ０のワードから選択することができる。こ
の場合、初期状態Ｓ1 から３個の“０”で始まるワード
群（従って初期状態Ｓ0 から始まって３個の“０”で終
わるワード群を極性反転せずに順序逆転することにより
得られるワード群）から選択することができる。図１１
は３個の“０”で終わるワード（初期状態Ｓ0)の一例を
示し、図１２はその順序逆転後のワード（初期状態Ｓ1)
の一例を示す。図１３は２５６個の８ビット入力ワード
ｉと関連する状態Ｓ0 およびＳ1 にそれぞれ対応する１
０ビット出力ワードを１０進表示で示す表である。第１
群Ｔ0 は入力ワード０≦ｉ≦８８から成り、第２群Ｔ1
は入力ワード８９≦ｉ≦２４３から成り、第３群Ｔ2 は
入力ワード２４４≦ｉ≦２５５から成る。
【００２０】８ビット入力ワードの１０ビット出力ワー
ドへの変換はメモリに図１３の表（必要に応じ２個の状
態の一方Ｓ0 またはＳ1 に対応する部分のみとすること
ができる) をストアして実行することができるが、この
場合には所要の記憶容量の点で問題が生ずる。しかし、
「IEEE Transactions on Information Theory 」May１
９７２，ｐｐ．３９５−３９９および同誌、December
１９７３，ｐｐ．１４３８−１４４１のSchalkwijkの論
文から、特定のディスパリティ（Schalkwijk法では−
２）のコードワードを、ニュートンの二項式に従って選
択された要素を有するパスカルの三角形によって辞書式
に配列してこのパスカルの三角形の要素のみをストアす
ることにより入力コードワードを出力コードワードにお
よびその逆に直接変換することができることが既知であ
る。このパスカルの三角形によって前記ディスパリティ
を有する全出力コードワードに順序番号を割当てる。こ
の一連の順序番号は連続するので、８ビット入力ワード
をそれらの２進加重値と一致する順序番号に関連させる
ことにより明確なコードワード変換を得ることができ
る。しかし、本例の場合のようにこのディスパリティを
有する全ワードを図２〜図１０に示すようにコードワー
ド内のデジタル加算値の最大変化の制限のために使用で
きるわけではない場合には、このエンコーディングおよ
びデコーディング方法は不可能である。事実、順序番号
がパスカルの三角形で割当てられた１０ビット出力コー
ドワードのいくつかのワードは使用不可能である。これ
がため、使用可能な１０ビットコードワードにパスカル
の三角形によって連続する一連の順序番号を与えること
はできないため、８ビット入力ワードをそれらの２進加
重値により決まるそれらの順序番号に従って１０ビット
出力コード上にパスカルの三角形によってマッピングす
ることはできない。しかし、図１４につき説明する規則
に従う変形パスカル三角形を使用するとこれが可能にな
ることがためかめられた。
【００２１】図１４は斯る変形パスカル三角形の一例を
示し、これは次の一般規則に従って得られる。
【００２２】(1) 使用可能なコードワード群において許
容し得るデジタル加算値レベルと同数の列Ｋを選択す
る。本例では群Ｔ0 におけるレベル数に従ってＫ＝４
（初期状態Ｓ1 およびＳ0 から４レベルが許容され
る）。１つの補助列（第５列）を付加する。 (2) 出力ワードのビット数と同数の行ｒを選択する。本
例では８−１０ビット変換のためｒ＝１０。 (3) 図２〜図１０における出発レベルＳ0 またはＳ1 と
一致する１列を出発列として選択する。 本例ではこの列は列Ｋ＝３であるため、ワード群Ｔ0 に
属するワードにおいては＋１と−２の間のデジタル加算
値変化が可能となる。この場合、終了列は出 発列から
当該ワード群のディスパリティ（本例では０）に等しい
個数だけずら すことにより見つけ出される。 (4) 終了列の右側の列の第１行に１を入れる。 (5) マトリックスの各位置に、上から下に順次各位置の
上方の対角位置にある２個の数を加算して入れる（但
し、第１列には常に０を挿入すると共に第５列には第４
列の上方対角位置にある数値を挿入する）。こうして図
１４に示すマトリックスを得る。第５列の数値はマトリ
ックスの形成後は何の意味もないのでかっこに入れてあ
る。第３列（最終列）の上には星印を付してあり、これ
は後述する符号化および復号化方法は常にこの点で終了
するためである。星印から出る対角線および第３列第１
０行の出発数５５から出る対角線の外にある数は何の役
にもたたないもので、これら数もかっこに入れてある。
役に立つ他の数は例えばメモリにストアすることができ
る。
【００２３】符号化方法は次のうよに進められる。入力
ワードの順序番号が出発数（５５）と比較される。この
順序番号が出発数より大きいか等しい場合にはこれから
出発数が引算され、ベクトル“１”がその右上の対角位
置にある数に向かうと共に論理値１が供給される。順序
番号が小さい場合には符号化は左上の次の数に進み、こ
のとき論理値０が供給される。この処理が後続の各数に
対しくり返されて最後に星印に達するまで行われる。
【００２４】復号化中は上記と逆の処理が行われ、出発
数（５５）から出発する。論理値１を受信すると右上の
対角位置に進み、出発数（５５）が累算される。論理値
“０”を受信すると、左上の対角位置に進み、このとき
は出発数（５５）は累算されない。星印に達するまで各
位置において同一の処理が行われ、累算された数が復号
化により得られたワードの順序番号を構成する。実際に
はこのワードの２進加重値を順序番号として選択し、変
形パスカル三角形の数を２進数として加算することによ
りこの順序番号が直接得られるようにする。
【００２５】図１５は符号化および復号化方法の処理を
説明する第１の例を示す。この選択された入力ワードは
１０進順序番号が０の８ビットワード００００００００
である。出発数５５はこの順序番号から引算できないの
で、左上の数２１にステップする必要があり、論理値０
が供給される。数２１も引算できないので、再び左上に
ステップして論理値０が供給されると共に、数０に到達
する。この数は引算できるのて（残り０）、次のステッ
プは右上になり、論理値１が供給される。この位置の数
８は前記残り０から引算できないので、再び左上へステ
ップが生じ、論理値０が供給される。以下同様で、矢印
で示す経路を経て星印に到達する。この場合全１０ビッ
ト出力ワードは００１０１０１１となり、これは１０進
数１７１（表１３の第１ワード）に相当する。
【００２６】復号化は再び５５から出発する。論理値０
を受信すると左上へのステップが行われる。次の論理値
０も左上のステップを必要とする。次の論理値１は右上
へのステップを必要とすると共にこのステップの開始位
置にある数（本例では０）の累算を必要とする。この場
合、１０ビットワード００１０１０１０１１は図示の経
路を経て順序番号０の８ビット出力ワード００００００
００になる。
【００２７】図１６は変形パスカル三角形を使用して順
序番号（＝２進加重値）２９のワード０００１１１０１
を符号化する場合を示す。数５５から出発する。この数
は２９より大きいため、ステップは左上の数２１に行わ
れ、論理値０が供給される。数２１は２９より小さいの
で、ステップは右上に行われ、論理値“１”が供給され
ると共に、数２１が引算されて２９−２１＝８が生ず
る。次の数２１は残り８より大きいので、論理値“０”
が供給されると共にステップが左上に行われる。この位
置の数（８）は残り８から引算でき、残りは０になる。
この場合には右上へのステップが行われ、論理値“１”
が供給される。こうして符号化は星印に達するまで進め
られる。この場合の出力ワードは０１０１００１０１１
（図１３の表の３３１）になる。
【００２８】この１０ビットワード０１０１００１０１
１は次のように復号される。第１ビットは０であるから
左上へのステップが行われ、第２ビットは１であるから
数２１を有するこの位置から右上の位置へのステップが
行われると共にこの数２１が累算される。次の第３ビッ
トは再び０であるから左上へのステップが行われて数８
になり、次の第４ビット（論理値１）の指令の下でこの
数８から右上へのステップが行われ、この数８が累算さ
れる。こうして星印に到達するとアキュムレータに数２
９＝０００１１１０１が得られる。
【００２９】図１７は８ビットワード０００１０１００
＝２０が１０ビットワード００１１１０１０１０＝２３
４にどのように符号化されるかを示す。符号化は次のよ
うに進む。出発数は入力ワード０００１０１００＝２０
より大きいので、左上へのステップが行われ、論理値０
が供給される。この位置の数２１も２０より大きいの
で、再び論理値０が供給されると共に左上へのステップ
が行われ、０に到達する。この数０は数２０から引算で
きるので（残り２０−０＝２０）、右上へのステップが
行われ、論理値１が供給される。この位置において数８
は２０から引算でき残り１２を生ずるので、右上へのス
テップが行われ、論理値１が供給され、次いでこの位置
において１２−８＝４が行われ、更に右上へのステップ
が行われる。このとき到達する位置の数は５であり、４
より大きいため、左上の数３へのステップが行われ、論
理値０が供給される。次いで、この数３は４から引算で
きるから（残り４−３＝１）、右上の数２へのステップ
が行われ、論理値１が供給される。この数２は残り１か
ら引算できないので論理値０が供給されると共に左上の
数１へのステップが行われる。この数１は残り１から引
算できるので再び論理値１が供給され、残りは１−１＝
０になると共に右上へのステップが行われ、この位置で
は数１であるから最後のステップが左上に行われて星印
に到達し、論理値０が供給される。これがため、入力ワ
ード０００１０１００＝２０から出力ワード００１１１
０１０１０＝２３４（図１３の表の２０に対応）が形成
される。復号においては同一の経路を進みながら数０，
８，８，３および１が累算されて２０＝０００１０１０
０が得られる。
【００３０】以上は、この方法が規定の限界範囲を越え
る瞬時デジタル加算値変化を有するワードを決して生じ
ないことを証明している。第１列に到達すると、この列
の０は瞬時残りから常に引算することができるため右上
へのステップが常に生ずる。第４列では常に左上へのス
テップが生ずる。これは瞬時残りが右上へのステップを
必要とするものと仮定してみると容易にわかる。この場
合にはこの残りはその前の位置の数より大きいか等しい
ので第４列には到達しない。例えば、第４列第３行の位
置の数２に到達しているものと仮定する。右上へのステ
ップは３以上の残りを必要とするが、これは第３列第４
行の位置（数３）から右上へのステップにより達成不可
能である。
【００３１】同様に、第４列第５行の位置に対しては右
上ステップは５以上の残りを必要とする。しかし、この
ことは第２列第９行の位置において残りが８＋８＋５＝
２１より大きい必要があることを意味し、これはこの位
置において左上へのステップの代わりに右上へのステッ
プを生ずることを意味する。
【００３２】一連の連続番号、本例では０から８８まで
の番号をこのように符号化できることは全ての場合につ
いて試みることにより容易に証明することができる。
【００３３】図１８はコード群Ｔ1 を符号化および復号
化するための変形パスカル三角形がどのようにして得ら
れるかを示す。ここでは初期状態Ｓ1 が選択されている
ものとする。初期状態Ｓ0 を有する群は順序逆転＋極性
反転により得られる。この場合にはワード内のデジタル
加算値変化は＋１〜−４であるため、６個の列が必要と
され、第５列を出発列として使用する。反対の状態、即
ち初期状態Ｓ0 を選択する場合にはデジタル加算値変化
は＋３と−２の間になるため、同様に６個の列が必要に
なり、第３列を出発列として使用する。Ｓ1 からのディ
スパリティは−２であるため、第３列が終了列（星印参
照）になる（逆の場合には第５列が終了列になる）。従
って、第４列第１行の位置に数１を入れ、当該行の他の
位置に０を挿入する。更に、マトリックスに前述の規則
に従って数を入れていく。関係のない数はかっこに入れ
て示してある（図１９では省略してある）。
【００３４】図１９は数０１０００１１１０＝７０がど
のように符号化されるかおよびその結果がどのように復
号化されるかを示す。符号化は第５列の数１０８から始
まる。１０８は７０から引算できないので左上へのステ
ップが生じ、論理値０が供給されると共に数６１に到達
する。この数６１は７０から引算できるので（残り７０
−６１＝９）、右上へのステップが生じ、論理値１が供
給されると共に数３３に到達する。この数は前記残り９
から引算できないので論理値０が供給されると共に左上
の数１９にステップされ、更に第６行の数９にステップ
される。この数９は前記残り９から引算できるので（残
り９−９＝０）、右上の数６へのステップが生ずると共
に論理値１が供給される。この数６は残り０から引算で
きないので論理値０が供給されると共に左上へのステッ
プが行われ、０が第２行に現れるまでこのステップが２
度くり返され（その都度論理値“０”が供給される）、
第２行の数０は残り０から引算でき、残り０を生じるの
で、第２行および第１行において右上ステップが生じて
星印に到達すると共にその都度論理値“１”が供給され
る。こうしてワード０１００１０００１１＝２９１が得
られる。復号化は再び規則に従って矢印の経路に沿って
行われる。右上へのステップを生ずる数を（論理値１の
受信時に）累算することにより６１＋９＋０＋０＝７０
が得られる。この１対の数７０と２９１は図１３の表に
見つけ出すことはできない。これは、順序番号０〜８８
は群Ｔ0 に属し、図１４の変形パスカル三角形に従って
符号化および復号化されるものであるためである。群Ｔ
1 の順序番号は２進加重値に８９を加えることにより得
られるため、２進数７０は表中の順序番号７０＋８９＝
１５９に対応する。別の方法として、図１８のパスカル
の三角形をストアするメモリ内の数１０８から左上に延
在する対角位置の全ての数を８９だけ増加させることに
より数８９の１度の追加の加算を復号中に自動的に行う
ことができる。即ち、このようにすると最初の右上のス
テップが行われるときに復号中においては数８９の追加
の加算が１度行われ、符号化中におていは数８９の追加
の減算が１度行われる。
【００３５】原理的には、三角形の全ての数を特定の値
だけ増加させることができる。これは全てのワードが同
数の“１”を含むためである。この場合、“１”の数が
乗算された辞書式配列値が前記特定の値だけ増加する。
この増加は右上への１ステップが各対角線に対し行われ
るために対角方向に行うことができる。左上方向に延在
する対角線（星印で終了する対角線も含む）の数は
“１”の数に相当する。この増加は最終列の数に与える
必要はない。その理由はこの列から右上へのステップは
行われないためである。これはコードワードの復号にの
み使用することができる。符号化中は出発点から出る前
記対角線上の数を増加することが許されるだけである。
【００３６】この点に関し、通常のパスカルの三角形を
用いる Schalkwijk の方法では常にパスカルの三角形の
対角方向に位置する２個の数の差がステップが行われる
出発数の代わりに取られ、処理は星印の代わりに三角形
の頂点の数で終了する。これはマトリックスの全要素を
１行および１列に亘ってずらせることに相当する。前記
差は常に関連する数の左上に位置する。
【００３７】図２０は図１〜図１９について説明した原
理を使用するエンコード回路の一例を示す。入力端子１
の直列８ビット信号は直列−並列変換器２により８ビッ
ト並列信号に変換される。更に、ワード同期クロック信
号ｃがクロック信号発生器１６により発生され、８ビッ
ト同期クロック信号ａがクロック信号発生器１７により
発生される。更に、形成すべき出力信号のビット周波数
（即ちクロック信号ａの周波数の１０／８倍の周波数）
と同期したクロック信号ｂがクロック信号発生器１８に
より発生される。これらクロック信号はエンコード回路
の種々の部分に同期用に供給される。直列−並列変換器
２の８ビット出力端子は群−デコーダ回路１９に接続さ
れる。このデコーダ回路は、例えば論理ゲートにより、
８ビットワードの２進加重値ｉがｉ＜８９；８９≦ｉ≦
２４３またはｉ＞２４３のときにそれぞれ信号Ｔ0 ，Ｔ
1 またはＴ2 を発生する。これらは各々別個の方法で符
号化される先に定義した３つの群である。このエンコー
ド回路は、更に、信号Ｔ0でスイッチオンされる図１４
の変形パスカル三角形を含むメモリ２０を具えると共
に、これと並列に配置され、信号Ｔ1 によりスイッチオ
ンされる図１８に示す変形パスカル三角形を含むメモリ
２１を具える。両メモリの出力端子は減算回路２２に接
続され、この減算回路はメモリ２０または２１から供給
される数をアキュムレータ２３により供給される数から
引算する。この減算回路の出力端子はアキュムレータ２
３に接続される。直列−並列変換器２からの入力ワード
はクロック信号ｃの指令の下でアキュムレータ２３にロ
ードされる。メモリ２０および２１はビットクロック信
号ａにより行アドレスされ、各ビット毎に１行づつシフ
トされて変形パスカル三角形（図１４、図１８）が下か
ら上へとステップされる。列アドレッシングに対しては
メモリ２０（図１４）の第３列またはメモリ２１（図１
８）の第５列がクロック信号ｃの制御の下で出発列とし
て選択される。減算回路２２においてはメモリ２０また
は２１から読出された数がアキュムレータ２３により供
給される数から引算され、その残り（差）が零より大き
いか零に等しい場合にこの残りが前記アキュムレータに
ストアされ、これは減算回路の出力端子２４１のオーバ
フロー信号により前記アキュムレータの再ロードを禁止
することにより達成される。インバータ２５で反転され
たオーバフロー信号により、前記オーバフロー信号が現
れるとき（即ちメモリの数を引算できないとき）に列番
号を１だけデクリメントし、この信号が現れないとき
（即ちメモリの数をアキュムレータの数から引算できる
とき）に列番号を１だけインクリメントするアップ／ダ
ウンカウンタ２４を介してメモリ２０および２１の列ア
ドレスを決定する。この反転オーバフロー信号は所望の
出力信号も構成する。この信号はメモリの数をアキュム
レータの数から引算できるとき論理値１であり、引算で
きないときに論理値０である。群Ｔ1 が処理される場合
には入力信号が信号Ｔ1 の指令の下でアキュムレータ２
３にロードされるときに初期順序番号（８９）を引算す
るか、メモリ２１にストアする数をその分だけ見込んで
おくことができる。
【００３８】直列−並列変換器２６により反転オーバフ
ロー信号をクロック信号ｂを用いて１０ビット並列信号
に変換する。
【００３９】本例エンコード回路は更に直列−並列変換
器２から８ビット並列ワードを受信するメモリ回路２７
を具え、このメモリ回路は信号Ｔ2 によりスイッチオン
されると共に前記第３群Ｔ2 のコードワードをストアし
ているため、信号Ｔ2 の指令の下で第３群の１０ビット
コードワードを関連する８ビット入力ワードの関数とし
て発生する。この１０ビットコードワード（並列に得ら
れる）は直列−並列変換器２６の出力端子にワイヤドＯ
Ｒを介して供給されるためこの出力端子に全ての１０ビ
ットコードワードが８ビット入力ワードのリズムで現れ
るが、これらは全て初期状態Ｓ1 に従って符号化された
ものである。これら１０ビットワードは切換可能な極性
反転ゲート回路２８と切換可能な順序逆転ゲート回路２
９を経て並列−直列変換器４に供給され、これにより出
力端子１１に符号化ビット流が供給される。クロック信
号ｃによりワード同期されたアップ／ダウンカウンタ３
１により全先行ワードのデジタル加算値が積分される。
この全先行ワードのデジタル加算値が零の場合には初期
状態Ｓ0 が正当であるが、符号化は初期状態Ｓ1 で行わ
れている。この場合には次のワードをこのワードが群Ｔ
1 のワードの場合には極性反転すると共に順序逆転する
必要があり、このワードが群Ｔ2 のワードの場合には順
序逆転のみを行う必要がある。この目的のために、アッ
プ／ダウンカウンタ３１の出力信号をゲート３２，３３
および３４により信号Ｔ1 およびＴ2と論理的に合成し
て上記の場合に極性反転回路２８および／または順序逆
転回路２９をスイッチオンする信号を形成する。
【００４０】図２１は図２０に示すエンコーダ回路によ
り符号化された１０ビットワードを復号するデコーダ回
路を示す。入力端子１２から１０ビットワードが直列−
並列変換器７に供給され、直列ビット流が１０ビットの
並列ビット流に変換される。クロック発生回路３５，３
６および３７によりワード周波数、１０ビットワードの
ビット周波数および８ビットワードのビット周波数とそ
れぞれ同期したクロック信号ｃ，ｂおよびａが発生され
る。
【００４１】入力ビット列の各ワードが状態Ｓ0 または
Ｓ1 において符号化されたものかおよび群Ｔ0,Ｔ1 また
はＴ2 のどれに属するものかを決定する必要がある。こ
の目的のために、１０ビットワードをアップ／ダウンカ
ウンタ４１に供給する。このカウンタはワードクロック
信号ｃと同期し、各ワードの終了時にディスパリティ
（各ワード内のデジタル加算値の変化量）を示す。この
ディスパリティは−２，＋２または０のいずれかであ
る。直列−並列変換器７の出力信号の最下位の３ビット
をＡＮＤゲート４２によりモニターすると共に最上位の
３ビットをＡＮＤゲート４３によりモニターする。両ゲ
ートは反転入力端子を有し、関連するビットが零のと
き、即ち群Ｔ2 のワードの場合における状態Ｓ0 および
Ｓ1 において信号をそれぞれ出力する。
【００４２】カウンタ４１がディスパリティ０を検出す
ると共にゲート４２またはゲート４３が出力信号を出力
する場合には当該ワードは群Ｔ2 に属する。この目的の
ためにゲート４２および４３の出力信号をＯＲゲート４
４で合成すると共に、このＯＲゲートの出力信号をカウ
ンタ４１の０ディスパリティ出力信号とＡＮＤゲート４
５で合成して群Ｔ2 のワードを識別する信号を形成す
る。ＯＲゲート４６はカウンタ４１の＋２ディスパリテ
ィ出力信号と−２ディスパリティ出力信号とを合成して
＋２のディスパリティを有する群Ｔ1 のワードを識別す
る信号を形成する。カウンタ４１からの０ディスパリテ
ィ信号はゲート４２および４３が出力信号を発生しない
ときに群Ｔ0 を表わすので、これをゲート４７により検
出して群Ｔ 0 を識別する信号を形成する。
【００４３】図２０に示すエンコード回路と同様に、図
２１に示すデコード回路は状態Ｓ1からスタートし、状
態Ｓ0 のワードは極性反転および／または順序逆転によ
り得られる。状態Ｓ0 における群Ｔ1 のワードはこれら
ワードが−２のディスパリティを有することから識別す
ることができ、−２のディスパリティの場合には極性反
転と順序逆転を必要とする。状態Ｓ0 における群Ｔ2 の
ワードは最下位の３ビットが零であることから、即ちゲ
ート４２が出力信号を発生することにより識別すること
ができる。
【００４４】状態Ｓ0 のワードを状態Ｓ1 のワードに変
換するために、直列−並列変換器７の出力信号を切換可
能な反転回路３８を介して切換可能な順序逆転回路３９
に供給する。極性反転回路３８はカウンタ４２からの−
２ディスパリティ信号によりスイッチオンされ、順序逆
転回路３９は−２ディスパリティ信号とゲート４２の出
力信号をＯＲゲート４８で合成して形成した信号でスイ
ッチオンされ、同期はワードクロック信号ｃにより取ら
れる。
【００４５】こうして得られたワードを復号するため
に、図２１に示すデコード回路は図１４に示す変形パス
カル三角形をストアしている信号Ｔ0 でスイッチオンさ
れるメモリ回路４９と、これと並列に配置され、図１８
に示す変形パスカル三角形をストアしている信号Ｔ1 で
スイッチオンされるメモリ回路５０を具えている。
【００４６】メモリ回路４９および５０はビットクロッ
ク信号ａにより行アドレスされ、ワードの開始時にパス
カル三角形の第１０行に対応する行がアドレスされて下
から上に順次アドレスされる。これらメモリ回路は並列
−直列変換器４０から１０ビットワードを受信するアッ
プ／ダウンカウンタ５１０により列アドレスされる。即
ち、このカウンタはワード内の瞬時デジタル加算値を発
生し、開始時に所定の出発列、即ちメモリ４９に対して
は第３列、メモリ５０に対しては第５列をアドレスし、
次いで論理値１の受信毎に高位の列をアドレスする。同
時に、ビットクロックａの指令の下で上位行へのアドレ
スが行われるため、論理値１の受信時に変形パスカル三
角形における右上へのステップが図１４〜図１９につき
述べたように行われる。同様に、論理値０は左上へのス
テップを生ずる。前述の復号方法に従って変形パスカル
三角形内の数をワード内の論理値１が生ずるときに累算
する必要がある。この目的のためにアキュムレータ５１
と加算回路５２を具える。加算回路５２は並列−直列変
換器４０の出力端子のワードにより制御され、ワード内
に論理値１が生ずる度に瞬間的にアドレスされたメモリ
位置の内容をアキュムレータの内容に加算して、アドレ
スが同一の論理値１の指令の下で変化される前にメモリ
からの数の読出しが行われるようにする。斯くして出力
ワードがアキュムレータ５１に８ビットコードワードと
して発生し、このアキュムレータはその内容を前記ワー
ドの終了時に並列−直列変換器９に転送した後にリセッ
トされる。この際、群Ｔ1 のワードを８９だけ増加させ
ることは例えばアキュムレータ５１を各ワードの終了時
に８９にリセットすることによりまたはメモリ５０の内
容を適応させることにより行うことができる。
【００４７】群Ｔ2 のワードを復号するために、順序逆
転回路３９の出力端子のワードをメモリ５３に並列に供
給する。このメモリは信号Ｔ2 でスイッチオンされ、供
給されたワードに応じて読出しを行い、８ビットワード
を発生し、このワードがアキュムレータ５２の出力ワー
ドと同様に並列−直列変換器９に供給され、斯る後にこ
れらワードが出力端子１０に直列に供給される。この変
換器は信号ａおよびｃにより制御される。
【００４８】同期はクロック信号ａ，ｂおよびｃにより
行う必要があり、必要に応じ遅延回路およびホールド回
路を用いる必要がある。例えば、１０ビットワードは直
列−並列変換器７、極性反転回路３８、順序逆転回路３
９および並列−直列変換器４０により処理れる間に１ワ
ード長の遅延を受けるため、発生された信号Ｔ0,Ｔ1お
よびＴ2 を１ワード長の遅延を有するゲート５４，５５
および５６を通して転送する必要がある。
【００４９】図２０および図２１に示す回路においては
メモリ回路が３つの群Ｔ0,Ｔ1 およびＴ2 の各々に対し
必要とされ、所要記憶容量の点で不所望である。
【００５０】群Ｔ2 のためのコードワードテーブルの使
用を避けるためには群Ｔ0 に含まれるディスパリティ０
の使用可能なコードワードの数を拡張する方法を見つけ
出す必要がある。図１３の表においては群Ｔ0 に８９個
のディスパリティ０のコードワードを使用している。規
定の限界範囲内に維持されるディスパリティ０のコード
ワードの可能な数は状態Ｓ1 において１３１個、状態Ｓ
0 において１９７個ある。変形パスカル三角形を使用可
能にするために、この場合には可能な数が少ない状態、
即ち状態Ｓ1 からスタートし、初期状態がＳ0 のときは
これらのワードを状態Ｓ1 に変換するのが有効である。
この場合には状態Ｓ1 の可能な全ワードを使用すること
ができるため、一連の連続順序番号を必要とする変形パ
スカル三角形を使用することができる。
【００５１】群Ｔ0 を考察すると、瞬時デジタル加算値
がワードの開始から＋1 と−2 の間に位置するコードワ
ードのみが使用される。これは状態Ｓ1 においては−３
または−４の瞬時デジタル加算値を有するワードは使用
できないことを意味する。
【００５２】−３の瞬時デジタル加算値を有するが−４
の瞬時デジタル加算値を有しないワードは極性反転のみ
で状態Ｓ0 にマッピングすることができる。図２２は一
例として状態Ｓ1 におけるワード２８６＝０１０００１
１１１０の瞬時デジタル加算値の変化を示す。このワー
ドはレベル−１、即ち−３の瞬時加算値に到達する。こ
のワードは反転すると７３７＝１０１１１００００１に
変化し、図２３に示すように状態Ｓ0 にマッピングする
ことができる。
【００５３】−４の瞬時デジタル加算値を有するワード
は状態Ｓ0 における極性反転により不許容レベル４に到
達するためにこれらワードは状態Ｓ0 に直接マッピング
することはできない。この状態Ｓ0 では上述の極性反転
のためにレベル＋3 だけでなくレベル−２，−１，０お
よび＋１も生ずる。これがため、これらコードワードは
レベル＋２に到達することなくレベル＋３に到達するこ
とはあり得ない。この場合、これらコードワードは極性
反転後に、例えばレベル＋２に到達後の後続のビットを
極性反転することによりワードをレベル＋２を中心に
“折り返えす”と共にレベル＋２に再び到達後に再び極
性反転する（その前の極性反転を打ち消す）ことにより
マッピングすることができる。図２４に、状態Ｓ1 にお
いて−４の瞬時デジタル加算値変化を有するワード５９
＝００００１１１０１１を一例として示す。このワード
は上述の規則に従って処理すると図２５に示すようにワ
ード８２０＝１１００１１０１００になり、状態Ｓ0 に
マッピングすることができる。
【００５４】上述の方法によれば状態Ｓ1 において可能
な全ワードを使用することができ、この場合には６列を
有する変形パスカル三角形を使用することができる。こ
の結果として１３１個の零ディスパリティコードワード
を使用することができる。−２ディスパリティの使用可
能なコードワードは１５５個あるので、合計２８６個の
使用可能コードワードが得られ、必要とされるのは２５
６ワードある。余分のコードワードは例えば符号化を順
序番号１９および０でスタートさせることにより追加の
記憶容量を必要とすることなくスキップさせることがで
きる。
【００５５】斯るコードワード群は一つの６列変形パス
カル三角形により符号化および復号化することができ
る。群Ｔ1 の符号化および復号化にも６列の変形パスカ
ル三角形が必要とれるため、群Ｔ0 と群Ｔ1 の変形パス
カル三角形を合成するのが有効であり、これは２個の最
終列を使用すれば可能であることが確かめられた。この
場合には出発列として状態Ｓ1 に対応する（第５）列
（図１８およびその説明参照）が選択されると共に、零
ディスパリティワードの終了列として第５列が、−２デ
ィスパリティワードの終了列として第３列が選択され
る。星印が付された終了列の右側の列の第１行に数１を
入れるという規則に従って、２個の終了列の右側の列、
即ち列４および６の第１行に数１を入れ次いでマトリッ
クスの全位置に図１４〜１９につき述べた規則に従って
数を入れる。これにより図２６のマトリッスクが得ら
れ、図２６では関係のない数はかっこに入れてあると共
にマトリックスは対角方向にステップされるために関係
のない位置は空白にしてある。
【００５６】図２７は８ビットワード１５＝００００１
１１１を−２のディスパリティを有する１０ビットワー
ド７７＝０００１００１１０１に符号化およびその逆に
復号化する場合を示し、図２８は８ビットワード１７＝
０００１０００１を零ディスパリティの１０ビットワー
ド７９＝０００１００１１１１に符号化およびその逆に
復号化する場合を示す。
【００５７】図２９は図２６の変形パスカル三角形に基
づくエンコーダ回路の一例を示す。その原理は図２０の
回路の原理と同一であるが、本例では図２６の変形パス
カル三角形をストアする１個のメモリ２１のみを用い、
極性反転回路２８および順序逆転回路２９はコードワー
ドの関数として異なる方法で制御すると共に並列−直列
変換器４と出力端子１１との間にインバータ６０を配置
して図２５につき述べた＋２レベルを中心とする“折り
返し”を行うようにしてある。
【００５８】減算回路２２のオーバフロー信号しとて発
生しインバータ２５で極性反転されて得られる発生コー
ドワードはアップ／ダウンカウンタ２４に供給され、こ
のカウンタの出力信号がメモリ２１の列アドレッシング
を制御する。この出力信号はラッチ機能（フリップフロ
ップ）６１および６２を具えるゲート回路にも供給さ
れ、これにより前記アップ／ダウンカウンタ２４が−３
状態か−４状態かを決定する。この出力信号はホールド
回路６３にも供給されてワード終了時のカウンタの状態
（ディスパリティ）がホールドされる。ディスパリティ
は状態０および−２を検出するラッチ機能を有するゲー
ト６４および６５により検出される。更に、図２０の例
と同様に、初期状態（Ｓ0 またはＳ1)はアップ／ダウン
カウンタ３１により検出される。ＡＮＤゲート６６によ
りゲート６１，６４および３１の出力信号を合成する。
従ってこのＡＮＤゲートはレベル−３に到達したまたは
通過したワードを表わすと共にこのワードのディスパリ
ティが０であり且つ初期状態がＳ0 であることを表わす
出力信号を供給する。斯るワードは極性反転する必要が
ある。ゲート６５およびカウンタ３１からの信号をＡＮ
Ｄゲート６７により合成して状態Ｓ0 における−2 ディ
スパリティのワード、即ち極性反転と順序逆転する必要
のあるワードを表わす信号を形成する。この目的のため
にゲート６７の出力信号を順序逆転回路２９に供給する
と共に、ゲート６６の出力信号とＯＲゲート６８で合成
後に極性反転回路２８にも供給する。ゲート６２および
６４からの信号およびカウンタ３１からの信号をＡＮＤ
ゲート９０で合成する。このＡＮＤゲートは初期状態が
Ｓ0 でレベル−4 に到達する零ディスパリティのワード
を表わす信号を出力する。これらワードは＋２レベルを
中心に折り返す必要がある。これはインバータ６０によ
り実行することができる。変換器４で並列−直列変換さ
れたビット列は変換器２６の入力端子のビット列に対し
１ワード長の遅れを有する。このためゲート９０からの
信号をホールド回路６９により１ワード長だけ遅延させ
る。変換器４の出力信号の各ワード内におけるデジタル
加算値の変化をアップ／ダウンカウンタ７１により決定
し、レベル＋２に到達する度に信号を出力させる。ＡＮ
Ｄゲート７２でこの信号をホールド回路６９の出力信号
と合成する。このＡＮＤゲート７２によりフリップフロ
ップ７０を制御してその状態を＋２レベルに到達する度
に切換える。このフリップフロップによりインバータ６
０を制御して所望の＋２レベルでの折り返しを得る。
【００５９】図３０は図２９に示すエンコーダ回路によ
り符号化されてワードを復号するデコーダ回路の一例を
示す。このデコーダ回路の原理は図２１に示す回路の原
理と同一であるが、本例では図２６に示す変形パスカル
三角形をストアする１個のメモリ５０のみを用い、極性
反転回路および順序逆転回路を入力信号の関数として異
なる方法で制御する。
【００６０】入力信号はアップ／ダウンカウンタ７３に
供給される。このカウンタの出力信号をホールド機能を
有するゲート７４および７５に供給して、カウント＋２
および＋３を検出し、更にホールドスイッチ７６にも供
給して各ワードの終了時の前記カウンタの最終カウント
をホールドすると共にホールド機能を有するゲート７７
および７８によりこの最終カウントが０であるか＋２で
あるかを決定する。ゲート７４および７７の出力信号を
ＡＮＤゲート７９で合成して＋３レベルに到達する零デ
ィスパリティのワードを表わす信号を発生させる。ゲー
ト７５および７７の出力信号をＡＮＤゲート８０で合成
する。このゲート８０は＋２レベルに到達するまたはこ
のレベルを通過する零ディスパリティのワード、即ち極
性反転のみがされているまたは極性反転と折り返しがさ
れているワードを表わす信号を出力する。この信号をゲ
ート７９の反転出力信号とＡＮＤゲート８１で合成して
＋２レベルで折り返されたワードを表わす信号を発生さ
せ、この信号をホールド回路８２に供給してこれを１ワ
ード長に亘りホールドする。ゲート７８の出力信号は＋
２ディスパリティのワード、即ち極性反転および順序逆
転されたワードを表わす。この信号は順序逆転回路３９
に供給すると共にゲート８０の出力信号とＯＲゲート８
３で合成した後に極性反転回路３８に供給する。
【００６１】並列−直列変換器４０の出力信号をアップ
／ダウンカウンタ８４によりモニタしてワード内におい
てカウントが＋２になる度に信号を出力させ、この出力
信号をホールド回路８２からの信号とＡＮＤゲート８５
で合成した後にフリップフロップ８６に供給し、これに
より変換器４０と加算回路５２との間に配置したインバ
ータ８７を切換える。
【００６２】図２０，２１，２９および３０に示す装置
においてはエンコーダ回路（図２０または図２９）とデ
コーダ回路（図２１または図３０）は多数の同一の構成
素子を具えるので実際にはエンコーダ回路とデコーダ回
路の大部分を合成することができる。
【００６３】ワード同期信号ｃの発生（図２１および図
３０の発生器３５）に関しては、コードワード列内に特
別な同期ワードを付加しこれを順次のコードワードの隣
接部分から取り出すことができるようにすることにより
この同期信号ｃがデータワードと同相に維持されるよう
にすることができる。この目的のためには例えば図１３
に示す表においては複数個のコードワードを禁止する必
要がある。この目的のために図３１の表に同期ワード０
１００１１１１１０および００００１１１１１０の使用
が可能となるよう変形した図１３の表の情報ワード
（ｉ）を示してある。
【図面の簡単な説明】
【図１】デジタルデータを符号化された信号のデジタル
加算値が規定の限界範囲に維持されるよう符号化すると
共に復号化する方法を使用する本発明による記録再生シ
ステムのブロック図である。
【図２】使用可能コードワードの選択を説明するための
デジタル加算値変化の一例を示すグラフである。
【図３】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図４】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図５】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図６】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図７】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図８】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図９】使用可能コードワードの選択を説明するための
デジタル加算値変化の他の一例を示すグラフである。
【図１０】使用可能コードワードの選択を説明するため
のデジタル加算値変化の他の一例を示すグラフである。
【図１１】使用可能コードワードの選択を説明するため
のデジタル加算値変化の他の一例を示すグラフである。
【図１２】使用可能コードワードの選択を説明するため
のデジタル加算値変化の他の一例を示すグラフである。
【図１３】コードワードテーブルを示す図である。
【図１４】変形パスカル三角形の一例を示す図である。
【図１５】図１４の変形パスカル三角形を用いる符号化
及び復号化の一例を示す図である。
【図１６】図１４の変形パスカル三角形を用いる符号化
及び復号化の他の例を示す図である。
【図１７】図１４の変形パスカル三角形を用いる符号化
及び復号化の他の例を示す図である。
【図１８】変形パスカル三角形の他の例を示す図であ
る。
【図１９】図１８の変形パスカル三角形を用いる符号化
および復号化の一例を示す図である。
【図２０】図１４〜１９につき説明される原理を使用す
るエンコーダ回路の一例を示すブロック図である。
【図２１】図１４〜１９につき説明される原理を使用す
るデコーダ回路の一例を示すブロック図である。
【図２２】１つの群のコードワードのためのメモリを不
要にするために使用可能なコードワードの選択を説明す
るためのディジタル加算値変化の一例を示す図である。
【図２３】１つの群のコードワードのためのメモリを不
要にするために使用可能なコードワードの選択を説明す
るためのディジタル加算値変化の他の例を示す図であ
る。
【図２４】１つの群のコードワードのためのメモリを不
要にするために使用可能なコードワードの選択を説明す
るためのディジタル加算値変化の他の例を示す図であ
る。
【図２５】１つの群のコードワードのためのメモリを不
要にするために使用可能なコードワードの選択を説明す
るためのディジタル加算値変化の他の例を示す図であ
る。
【図２６】変形パスカル三角形の他の例を示す図であ
る。
【図２７】図２６の変形パスカル三角形を用いる符号及
び復号化の一例を示す図である。
【図２８】図２６の変形パスカル三角形を用いる符号及
び復号化の他の例を示す図である。
【図２９】図２６に示す変形パスカル三角形によるエン
コーダ回路の一例を示すブロック図である。
【図３０】図２６に示す変形パスカル三角形によるデコ
ーダ回路の一例を示すブロック図である。
【図３１】図１３に示すコードワードテーブルの変更例
を示す図である。
【符号の説明】
１ 入力端子 ２ 直列−並列変換器 ３ エンコーダ回路 ４ 並列−直列変換器 ５ クロック発生回路 ６ テープレコーダ ７ 直列−並列変換器 ８ デコーダ回路 ９ 並列−直列変換器 １０ 出力端子 １３ クロック発生回路 １４，１５ アップ／ダウンカウンタ １６，１７，１８ クロック信号発生器 １９ 群デコーダ ２０，１１，２７ メモリ回路 ２２ 減算回路 ２３ アキュムレータ ２４，３１ アップ／ダウンカウンタ ２５ インバータ ２６ 直列−並列変換器 ２８ 極性反転回路 ２９ 順序逆転回路 ３２，３３，３４ 論理ゲート ３５，３６，３７ クロック信号発生器 ３８ 極性反転回路 ３９ 順序逆転回路 ４０ 並列−直列変換器 ４２，４３，４４，４５，４７，４８ 論理ゲート ４９，５０，５３ メモリ ５１ アキュムレータ ５２ 加算回路 ５４，５５，５６ 遅延回路 ５１０ アップ／ダウンカウンタ ６０ インバータ ６１，６２，６４，６５ ゲート回路 ６３，６９ ホールド回路 ６６，６７，６８，７２ 論理ゲート ７０ フリップフロップ ７３ アップ／ダウンカウンタ ７６，８２ ホールド回路 ７４，７５，７７，７８ ゲート回路 ７９，８０，８１，８３，８５ 論理ゲート ８６ フリップフロップ ８７ インバータ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 記録担体からｍビットコードワードを読
    取る読取ヘッドと、読取ったｍビットコードワードをｎ
    ビット情報ワードに変換するｍビット−ｎビットコード
    コンバータとを具えた読取装置において、前記ｍビット
    −ｎビットコードコンバータは第１群のｍビットコード
    ワードの各ｍビットコードワードを第１群の情報ワード
    の対応するｎビット情報ワードに変換する第１復号化手
    段と、第２群のｍビットコードワードの各ｍビットコー
    ドワードを第１群の情報ワードの対応するｎビット情報
    ワードに変換する第２復号化手段とを具え、前記第１及
    び第２復号化手段が第１群と第２群の関連するそれぞれ
    のコードワードを同一の情報ワードに変換するよう構成
    され、第１群と第２群の関連するそれぞれのコードワー
    ドは互いにビット極性が反対であり且つビット順序が反
    対であることを特徴とする読取装置。
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