SU1148572A3

SU1148572A3 - Устройство дл преобразовани двоичного кода в код магнитного носител

Info

Publication number: SU1148572A3
Application number: SU803211254A
Authority: SU
Inventors: Симада Тосиюки
Original assignee: Сони Корпорейшн (Фирма)
Priority date: 1979-11-02
Filing date: 1980-11-03
Publication date: 1985-03-30
Also published as: GB2066629A; IT8025717A0; BR8007071A; US4499454A; AU6389980A; SE452537B; FR2469047B1; DE3039726A1; NL8005999A; DE3039726C2; IT1188868B; SE8007667L; CA1193015A; JPS6367268B2; AT399627B; ATA536080A; AU533027B2; GB2066629B; FR2469047A1; ZA806196B

Abstract

1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА В КОД МАГНИТНОГО НОСИТЕЛЯ, содержащее входной преобразователь и сдвиговьй регистр, ин41Ормационные входы которого соединены с выходами входного преобразовател , информационные входы которого соединены с информационными входами устройства, первый тактовый вход которого соединен с тактовым входом сдвигового регистра, выход которого вл етс выходом устройства, о т л ичающеес тем, что, с целью расширени класса решаегшх задач за счет обеспеч ени минимизации посто нной составл ющей хранимых кодовых последовательностей , в него введены блок вычислени текущей разности, интегратор разности, состо щий из сумматора и регистра, группа элементов ИСКЛЮЧАНЦЕЕ ИЛИ, одноразр дна схема сравнени и блок управлени сдвигом, содержащий два D -триггера и элемент И-НЕ, первьй и второй входы которого соединены соответственно с инверсным входом первого и пр мым выходом второгоD-триггеров , синхровходы которых соединены с первым тактовым входом устройства, второй тактовый вход котррого соединен с тактовым входом регистра и с 0-входом первого)-триггера, пр мой выход которого соединен сD-входом второго 1)-триггера, выход элемента И-НЕ соединен с управл ющим входом сдвигового регистра, дополнительный информационный вход которого соединен с выходом одноразр дной схемы сравнени , с управл юпщм входом входного преобразовател и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены соответственно с выходами старших разр дов блока вычисСО лени текущей разности, информационные входы которого соединены соответственно с информационными входами устройства, а выходы младшего и старшего разр дов блока вычислени текущей разности соединены соответственно с входами младшего разр да первой группы в:содов сумматора и г с первым входом одноразр дной схемы 00 сравнени , второй вход KOTOpofif соеел | динен с выходом старшего разр да регистра , входы которого соединены с Nd выходами сум1 штора, входы старших разр дов первой группы которого соединены с выходами элементов ИСКЛЮЧАЮ ,ЩЕЕ ИЛИ группы, входы нул и единицы блока вычислени текущей разности вл ютс выходами нул и единицы устройства , выходы регистра соединены с входами второй группы сумматора. 2. Устройство по П.1, о т л и чающеес тем, что в нем входной преобразователь вьтолнен в виде

Description

группы элементов ИСКШОЧАЩЕЕ ИЛИ, первые входы которых вл ютс информационными входами входного преобразовател , вторые входы элементов ЙСКЛЮЧАЩЕЕ ИЛИ группы соединены с управл ющим входом входного преобразовател , а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы вл ютс выходами входного преобразовател .

3.Устройство по п.1, о т л и чающеес тем, что в нем блок вычислени текущей разности содержит вычитатель и первый и второй узлы вычислени числа единиц, каждый из которых состоит из элемента И и элемента ИСКЛКНАЩЕЕ ИЛИ, первьй и второй входы которого соединены соответственно с первым и вторым входами элемента И и вл ютс информационны o входами блока вычислени текущей разности, выходы которого соединены с выходами вычитател , входы переноса и первого разр да первой и второй групп которого соединены с входом логической единицы блока вычислени теку1дей разности, входы вторых разр дов первой и второй групп вычитател соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ Ш1И, входы третьих разр дов первой и в.торой групп вычитател соединены соответственно с выходами элементов И, sxot ды чегвертых разр дов первой и второ групп вычитател соединены соответственно с входами нул и единицы блока вычислени текущей разности.

4.Устройство по п.Т, о т л и ч аю щ е е с тем, что в нем одноразр дна схема сравнени состоит из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента НЕi выход которого вл етс выходом одноразр дной схемы сравнени , входы которой вл ютс входами элемента ИСКШОЧАЩЕЕ ИЛИ, выход которого соединен со входом элемента НЕ.

5.Устройство по П.1,. о т л и чающеес тем, что в нем входной преобразователь и блок вычислени текущей разности вьтолнены в виде посто нного запоминакицего устройства , адресные входы младших разр дов которого соединены с информационными входами устройства, адресный вход старшего разр да вл етс дополнительным информационным входом входного преобразовател , выходы которого соединены с группой выходов младших разр дов посто нного запоминающего устройства, группа выходов старших разр дов которого вл етс выходами блока вычислени текущей разности.

6.Устройство по П.1, о т л и чающеес тем, что в нем бло вычислени текущей разности содержи группу входных элементов НЕ, дешифратор комбинаций с разностью отличной от +1t две группы элементов НЁ-ШШ и группу элементов НЕ, выходы которых вл ютс выходами старших разр дов блока вычислени текущей разности, выход первого разр да которого соединен с входом логической единицы, выход группы младших разр дов &тока вычислени текущей разности соединен с выходами элементов НЕ-ИПИ первой группы, выходы элементов НЕ-ИЛИ второй группы соединены с входами соответствующих элементов НЕ второй группы, входы элементов ЙЕ-ИЛИ обеих групп соединены с соответствующими группами выходов дешифратора комбинаций с разностью отличной от +1, перва группа входов которого соединена с информационными входами блока вычислени текущей разности и с входами входных элементов НЕ группы, выходы которых соединены с второй группой входов девшфратора Комбинаций с разностью отличной от -f 1.

7.Устройство по П.1, отличающеес тем, что в нем блок вычислени текущей разности содержит группу элементов НЕ, элемент НЕ-ИЛИ и дешифратор комбинации с разностью 2, перва группа входов которого соединена с информационными входами блока вычислени текущей разности и с входами элементов НЕ группы, вых;оды которых соединены с второй группой входов дешифратора комбинаций

с разностью 2, первый выход которого вл етс выходом старшего разр да блока вычислени текущей разности , выход младшего разр да которого соединен с выходом элемента НЕ-ИЛИ, входы которого соответственно соединены со всеми выходами , кроме первого , дешифратора комбинаций с разностью 2.

Изобретение относитс к цифровой вычислительной технике и может быть

использовано при построении устройств преобразовани информации в коды, используемые магнитными носител ми. 5

Известно устройство дл преобразовани двоичного кода в код магнитного носител , содержащее два генератора импульсов, модул тор, кодирующее устройство, триггер Шмидта,фор- fO мирователь импульсов, два триггера с соответствующию св з ми PJ ,

Недостаток известного устройства заключаетс в невозможности слежени и минимизации посто нной состав- |5 л ющей кодовой посл1едовательности.

Наиболее близким к предлагаемому вл етс устройство преобразовани двоичного кода в код магнитного носител , содержащее входной преобра- |0 зователь и сдвиговый регистр, информационные входы которого соединены с выхода ш входного преобразовател , информащ1онш 1е входы которого соединены с информационными входами уст- 25

ройства, первый тактовьй вход которого соединен с тактовым входом сдвигового регистра, выход которого вл етс выходом устройства.

Кроме того, известное устройство 30 содержит управл кшпгю пам ть, блок декодировани , пам ть специальных символов и счетчик.

Недостаток известного устройства также состоит в невозможности слеже- 31$ ни и минимизации посто нной составл ющей кодовой последовательности.

Цель изобретени - распшремие v класса решаемых задач за счет обеспечени минимизации посто нной состав- 40 л к дей хранимых кодовых последовательностей .

Поставленна цель достигаетс тем, что в устройство дл преобразовани двоичного кода в код магнитно- 45 го носител , содержащее входной преобразователь и сдвиговьй регистр,информационные входы которого соединены с выходами входного преобразозвател информационные входы которого соеди- 50 нены с информационными входа в1 уст-; ройства, первый тактовый вход кото-i рого соединен с тактовьм входом сдвигового регистра, выход которого вл етс выходом устройства, введены .55 блок вычислени текущей разности,Ин- тегратор разности, состо ний из сумматора и регистра, группа злемен- .

тов ИСКЛЮЧАЮЩЕЕ ИЛИ, одноразр дна схема сравнени и блок управлени сдвигом, содержапщй два D-триггера и элемент И-НЕ, первый и второй входы которого соединены соответственно с инверсным выходом первого и пр мым выходом второго D-триггеров, синхровходы которых соединены с первым тактовьм входом устройства, второй Tai;:товьй вход которого соединен с тактовым входом регистра и с D-входом первого D-триггера, пр мой выход которого соединен с D-входом второго D-триггера, выход злемента И-НЕ соединен с управл ющим входом сдвигового регистра, дополнительный информационный вход которого соединен с выходом одноразр дной схемы сравнени , с -управл ющим входом входного преобразовател и первыми входами злемёнтов ИСКЛОЧАЩЕЕ ИЛИ группы, вторые входы которых соединены соответственно с выходами старших разр дов блока вычислени .текущей разности, .информационные входы которого соединены соответственно с информационными входами устройства, а выходы младшего и старшего разр дов блока вычислени текущей разности соединены соответственно с входами младшего разр да первой группы входов сумматора и с первый входом одноразр дной схемы сравнени , второй вход которой соединен с выходом старшего разр да регистра , входа которого соединены с выхода сумматора, входы старших разр дов первой группы которого соединены с выходами элементов ИСКЛКНАЮЩЕЕ ИЛИ группы, входы нул и единицы блока вычислени текущей разности ;Явл ютс выходами нул и единицы устройства, выходы регистра соединенны с входами второй группы суммато ра ,.

; Входной преобразователь вьшолнен ;В виде группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых вл ютс информационными входами входного преобразовател , вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с управл ющим входом входного преобразовател , а выходы элементов ИСКПЮЧАЩЕЕ ИЛИ группы вл ют.с выходами входного преобразовател .

Блок вычислени текущей разности содержит вычйтатель и первый и вто1рой узлы вычислени числа единиц, каждьй из которых состоит и элемён-

та И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй, входы которого соединены соответственно с первым и вторым входами элемента ИСКЛОЧАЮЩЕЕ ИЛИ и вл ютс информационными входами блока вычислени текущей разности, выходы которого соединены с выходами вычитател , входы переноса и первого разр да первой и второй Групп которого соединены с входом логической единицы блока вычислени текущей разности , входы вторых-разр дов первой и второй групп вычитател соединены соответственно с выходами элементов ИСКЛЮЧАМДЕЕ ИЛИ, входы третьих разр дов первой и второй групп вычитател соединены соответственно с выходами элементов И, входы четвертых разр дов первой и второй групп вычитател соединены соответственно с входами нул и единицы блока вычислени текущей разности.

Одноразр дна .схема сравнени состит из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента НЕ, выход которого вл етс выходом одноразр дной схемы сравнени , входы которой вл ютс входами элемента ИСКЛЮЧАЩЕЕ ИЛИ, выход которого соединен со входом элемента НЕ.

I .-

Входной преобразователь и блок вычислени текущей разности выполнен в вчце посто нного запоминающего устройства , адресные входы младших разр дов которого соединены с информационными входами устройства, адресный вход старшего разр да вл етс дополнительным информационным входом входного преобразовател , выходы которого соединены с группой выходов мпадших разр дов посто нного дополнительного устройства, группа выходов старших разр дов которого вл етс выходами блока вычислени текущей разности.

Блок вычислени текущей разности содержит группу входных элементов НЕ, депщфратор комбинаций, с разностью отличной от +1, две группы элемен-. тов НЕ-ИЛИ и группу элементов НЕ, выходы которых вл ю тс выходами . старших разр дов блока вычислени текущей разности, выход первого разр да которого соединен с входом логической единицы, выход группы мпадших разр дов блока вычислени текущей разности соединен с выходами элементов НЕ-ИЛИ, первой группы, выходы элементов НЕ-ИЛИ второй группы сое- ;

динены с входами соответствующих элементов НЕ второй группы, входы элементов ВЕ-ИЖ обеих групп соединены с соответствующими группами выходов дешифратора комбинаций с разностью отличной от +1, перва группа входов которого соединена с информационными входами блока вычислени текущей разности и с входами входных элементов НЕ группы, выходы которых соединены с второй группой входов дешифратора комбинаций с разностью отличной от +1.

Блок вычислени текущей раз ности содержит группу элементов НЕ, элемент КЕ-4ШИ и дешифратор комбинаций с разностью 2 перва группа входов которого соединена с информационными входаьда блока вьгаислени текущей раз. ности и с входами элементов НЕ группы , выходы которых соединены с второй группой входов дешифратора комбинаций с разностью 2, первый выход которого вл етс выходом старшего разр да блока вычислени текущей разности , выход мпадшего разр да которого соединен с выходом элемен- ; ,та НЕ-ШШ, входы которого соответст-j венНо соединены со всеми выходами, кроме первого.дешифратора комбйна ,ций с разностью 2.

На фиг.1 графически представлена п тиразр дна последовательность цифровых сигналовi на фиг.2 - кодограммы последовательностей слов и эпюры напр жений на фиг.З - блок- схемы первого варианта реализации устройства дл преобразовани двоичного кода в код магнитного носител на фиг.4 - временюле диаграювл работы сдвигового регистра и блока управлени cдвигoмi на фиг,5 - блоксхемы второго варианта реализации предлагаемого устройства , на фит .6 логическа схема блока вычислени текущей разности; на фиг.7 - блоксхема второго варианта реализации предлагаемого устройства; на фиг.8 то же, третьего варианта реализации, на фиг.9-11 - скелетные схемы раз- . личных вариантов реализации предлагаемого устройства.

Нпок-схема одного из вариантов предлагаемого устройства дл примера преобразовани четырехразр дного . входного кода в п тиразр дный выходной код (, ) приведена на фиг.З.

Устройство содержит входной преобразователь 1, сдвиговый регистр 2, блок 3 вычислени текущей разности, одноразр дную схему 4 сравнени , интегратор 5 разности, блок 6 управлени сдвигом и группу 7 элементов ИСКЛЮЧАМЦЕЕ ИЛИ.

Входной преобразователь 1 содержит группу 8 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а блок управлени сдвигом 6 - триггеры 9-10 и элеме нт И-НЕ 11, выход сдвигового регистра вл етс выходом 12 устройства, причем информаци Бодаетс старшими разр дами вперед. На блок 6 управлени сдви- гott поступают о первого 13 и второго 14 тактовых входов устройства iсинхроимпульсы, фьрма которых отра , жена на фиг.4 (С,i)). Блок 3 вычислени текущей разности содержит вь итатель 15 и первый 16 и второй 17 узлы вычислени числа единиц в ках-. дый из Которых входит элемент И 18 и элемент ИСКЛЮИАЩЕЕ ИЛИ 19. Интегратор 5 разности состоит . из сумматора 20 и-регистра 21. Одноразр дна схема 4 сравнени содержит элемент ЙСКЛЮЧАВДЕЕ ИЛИ 22 и э е- . мент НЕ 23.

Другой BajJHaHT рвализа1Ц1И изобретени представлен на фиг.5. Здесь помимо блоков, указанных.на фиг.3. имеетс блок 24 сравнени разности с константой, содержащий Р-трнггер 25, элементы И-НЕ 26-28,элемент НЕ-НШ 29 и элемент НЕ 30. D-триргер 25 предназначен дл хранени значени стар шего разр да разности предиествук цего входного слова. Выход элемента НЕ-ИЯИ 29 подключен к входу одноразр дной схемы 4 сравнени дл сопоставлени со старшим разр дом разности предварительно выбранного кодового слова..

j Другой вариант реализации блока вычислени текущей разности, который может быть использован В любой из двух описанных структурных схем предлагаемого устройства, представлен на фиг.6. Этот ,блок содержит группу входных элементов НЕ 31, деши фатор 32 комбинаций с разностью, отличной от +1, первую 33 и вторую 34 группы э лементов НЕ-ИЛИ и группу элементов НЕ. Данный вариант представл ет собой двухъ русную И-ШШ комбинацирнную схему, но в соответствии с методами синтеза комбииационньос схем.

он может быть реализован и на много русной комбинационной схеме.

Вариант воплощени предлагаемого устройства, реализующего переходную таблицу 2, представлен на фиг.7.Блок вычислени текущей разности содержит дешифратор 35 комбинаций с разностью 2 и элемент НЕ-ИЛИ 36, первый 37 и второй 38 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ.Поррговьй блок 39 содержит элементы И-НЕ 40-43, элемент НЕ-ИЛИ 44 и элемент ИСКЛЮЧАЮЩЕЕ ШШ 45. Предлагаемое устройство может быть построено (фиг.,8) с использованием реверсивного счетчика 46 в качестве интегратора разности. В этом случае трребуетс третий тактовый вход 47 устройства, соединенный со счетным входом реверсивного счетчика 46.

На фиг.9-11 представлены структурные схеьва различных вариантов воплощени предлагаемого устройства, ка одый из которых включает n/m-разр дный входной преобразователь 1, сдвиговЕл регистр 2 и селектор 48 ко дового слова, В каждом из вариантов п-разр дное информационное слово передаетс в преобразователь 1 в параллельном виде. Преобразователь преднаначен дл перевода каждого п-разр д ,ного слова в соответствующее ему га-разр дное кодовое слово, причем оно в параллельной форме передаетс в сдвиговый регистр 2, осуществл ющий последовательную выдачу т-разр дного слова. Селектор 48 осуществл ет формирование сигнала Sg, который используетсй дл положительного или отрицательного кодового слова, состо щего из m разр дов, и содержит блок 3 вычислени текущей разности , одноразр дную схему сравнени 4 и интегратор разности 5.

Предлагаемое устройство работает следующим образом.

На фиг.1 показан пример п тиразр дного кодового слова, дл которого . Если двоична 1 представл етс положительным, а - отрицательным уровнем посто нного напр жени , то при передаче последовательности слов будет возникать посто нна составл юща напр жени , завис ща от разности числа переданных единиц и нулей.

Будем называть разностью DSP величину

DSP-n -no(1)

-число единиц , содержащихс в цифровом слове,

-число нулей, образукмцих то Же самое цифровое слово.

т-разр дного кодового слова

. Следовательно, разность m. Выражение вариаци цифровой суммы относитс к величине посто нной составл ющей, получаемой посредством интегрировани последовательных двоичных единиц и нулей последовательных цифровых сигналов, например последовательных т-разр дньи кодовых слон. Если цифровые слова передаютс в последовательном коде, то величина, вариации цифровой суммы измен етс при поступлении каждого последующего двоичного разр да. Например , вариаци цифровой суммы последовательно передаваемого слова (10010) измен етс последовательно от начальной величины (например, от нул ) следукщим образом: +1, О, -1,0 В конце этого слова она примет значение -1. Отскща следует, что раз- ность рассматриваемого слова (10010) равна -1. Таким, образом вычисл ют разность дл множества т-разр дных кодовых слов, котора представл ет посто нну1о составл мцую этих слов. Кодовые слова выбираютс таким обра-зом , чтобы величина общей вариации . цифровой суммЕЫ была минимальной.При передаче последовательности информационных или кодовых слов без ограни- чени их выбора возможны случаи,

когда вариаци цифровой суммы дл последовательности таких цифровых слов будет неограниченно увеличиватьс в положительном или отрицательном направлени х. Однако в соответствии с изобретением устанавливаетс максимальна величина дЛ вариации цифровой суммы, при этом определение т-разр дных кодовых слов производитс таким образом, чтобы обща величина вариации цифровой суммы уменьшалась.

В табл.1 представлены п тиразр дные кодовые слова с положительной и отрицательной разностью длй каждого четырехразр дного информационного слова. Кроме того, в данной таблице дано цифровое представление положительной и отрицательной разности, причем отрицательные значени представлены в виде дополнительного кода. Таким образом, информационное слово (0000) может быть представлено либо кодовым словом (00000), отнесенным в табл.1 к числу кодовых слов со знаком +, или посредством кодового слова (11111), называемого как кодовое слово со знаком -.Разность кодового слова со знаком + равна -5, а ци овое представление разности -5 в виде дополнительного кода до двух равно (101.1). Величина разности кодового слова со знаком - равна +5, что в цифровой форме преДставл ете как -(0101).

Пусть требуетс закодировать следующую последовательность информационных слов: (0000), (0001), (0010), (0011), (0100). Эти последовательности (фиг.2) представл ютс в еледующие друг за другом периоды времени Tj,, Т-, Tj, , Ti,2 и-Т соответственно . На фиг.2В приводитс разностЬ дл каждого кодового слава на фиг.2 - выбор определенного кодового слова, которое используетс дл представлени соответствующего информйционного слова, на фиг.2Е - изображение формы сигналов дл вариации цифровой суммы, котора вычисл етс дл каждого последовательного двоичного разр да выбиpae ыx кодовьгх слов.

Из фиг.2 видно, что при кодировании очередного информационного слова за основу, беретс вариаци цифровой суммы, котора была вычислена дл предшествующих кодовых слов. Если величина вариации цифровой сумьвл имеет положительный знак, то кодируемое информационное слово представл етс кодовым словом, имеющим отрицательную разницу. И, наоборот, если вычисленна вариаци цифровой имеет отрицатепьш 1й знак, то информационнае слово представл етс посредством кодового слова, имеющего полр сительную разность Это означает, что в рассматриваемом примере максимальное значение вариации цифровой суммы ограничено величиной i5.

Входное информационное слово (фиг.4) поступает на входы входно го преобразовател 1, который в рассмат риваёмом случае формирует параллельное п тиразр дное кодовое слово дл каждого входного четырехразр дного информационного слова, причем значе , ние старшего разр да выходного елова определ етс сигналом выбора Sg. Если его значение равно О, то остальные разр ды кодового слова соответственно равны четырем двоичньЫ разр дам входного слова. Значени остальных четырех разр дов кодового слова вл ютс дополнени ми соответствующих разр дов входного слова, т.е. в результате работы входного преобразовател 1 образуютс кодогые слова со знаком + или -,

На выход Q сдвигового регистра вьщаетс п тиразр дное кодовое слово

в последовательном коде, старшим разр дом вперед.

Временные диаграммы работы сдвигового регистра 2 и блока управлени сдвигом приведены на фиг.4.

Последовательность входных слов передаетс на входной преобразователь в последовательные периоды времени Т-, , Tj-, т.д. На фиг.4В, отражено формирование п тиразр дных кодовых слов причем каждое слово передаетс на соответствующие входы А-Е сдвигового регистра 2.

Синхронизируюоще импульсы СК1, СК2 показаны на фиг.4С 4D, причем импульсы СК2 имеют частоту, котора в п ть раз выше частоты импульсов СК1. Состо ние D-триггера 10 отслеживает состо ние синхронизирующих импульсов управлени (фиг.4Е), а В-триггера 9 - состо ние D-триггера 10 сзадержкой His один период импульса сдвига СК2.

Элемент 1 формирует управл ющий сигнал сдвига (1) или сигнал записи (0). Как показано на фиг.АН, п тиразр дное кодовое .слово в параллельном коде, передаваемое на входы А-Е сдвигового регистра 2 в момент формировани двоичного сигнала ввода , равного О, вводитс в сдвиговьй регистр, а затем последовательно сдвигаетс на выход Q синхронно с поступлением каждого импульса СК2, при единичном значении входа L.

Блок 3 вычислени текущей разност предназначен дл вычислени разности каждого п тиразр дного кодового елова . Из табл.1 следует, что разность кодового слова может быть определена на основе входного слова . Узлы 16 и 17 подсчитывают число единиц, содержащихс соответственно в первой и второй парах разр дов входного слова Вычитатель 15 предназначен дл удваивани подсчитанного числа двоичных единиц и вычитани из него числа 5 Если 1 не содержитс ни в одном ;из двух разр дов, поступающих на узел 16, то оба элемента (И, ИСКЛЮЧАЮЩЕЕ ИЛИ)формируют двоичные нули. Если же в паре двоичных разр дов содержитс только одна двоична 1, т элемент ИСКЛЮЧАЩЕЕ ИЛИ формирует на выходе двоичную 1, в то врем как на выходе элемента И образуетс двоичный О.

111

:ia счет сдвига кодов на входах вы читател 15 и задани и нулей на его выходах вычисл етс величина разности, представл ема в виде четьфехразр дного числа на выходах 2(j,T,, 2 причем старший разр д в таком цифровом представлении передаетс на выход Z . Младший разр д на выходе всегда равен двоичной 1. Старший разр д такого положительного кодового слова равен О, при этом указанный старший двоичный разр д равен сигналу выбора S. Таким образом, полученный результат правильный, если входное слово кодируетс как положительное. Однако, как следует из табл.1, если входное слово кодируетс как отрицательное, то знак выш сл емой разности должен быть проинвертирован. Цифровое представление , формируемое посредстврм вычитател 15, соответствует разности положительного слова. Если же информационное слово должно быть представлено отрицательным, старший разр д равен 1 и сигналу выбора (S), то цифровое представление, формируемое на выходах вычитател , модифицируетс . В частности, из табл.1 видно , что абсолютна величина разносте положительных и от рицательных кодовых слов, которые используютс дл представлени одного и того же информационного слова, одинакова, но знаки этих разностей противоположны, т.е. разность каждого положительного

кодового слова вл етс дополнением до двух дл разницы отрицательного кодового слова. Эта операци выполн етс группой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 в соответствии с состо нием сигнала выбора S, который равен О при выборе положительного слова (элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7 пропускают разр ды Zi - 3 без изменени ), и равен двоичной единице при выборе отрицательного кодового слова (элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7 формируют дополнение дл значений разр дов ). Двоична 1, формируема на выходе , дл всех цифровых представлений положительных кодовых слов остаетс без изменени , независимо от того, равен ли сигнал выбора SK О или 1. Это объ сн етс тем, что вычисл ема разность представл ет собой нечетное число, дл которого требуетс , чтобы наименьший зна72 12

чпгдий двончмьп разр д в еш 1и1фро1юм представлении быч равен 1.

Выходные сигналы элементов ИСКЛЮЧАКЯЦ1 1Е ИЛИ 7 совместно с сигналом, формируемым на выходе Т вычитател 15, образуют цифровое представление разности, вычисленной дл кодового слова, которое используетс дл представлени входного слова, причем старший разр д обозначает знак разности, а остальные двоичные разр ды представл ют в цифровом виде абсолютную величину этой разности . : I

Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22 сравнивает знак вариации цифровой суммы вычисленной дл предшествующих кодовых слов, со знаком положительного кодового слова, посредством которого представл етс кодируемое информационное слово. Если знак разности (выход ) равен знаку вариации цифровой суммы (выход регистра 21), то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛ 22 формируетс О, и, наоборот, если знаки разности и вариации цифровой суммы отличаютс друг от друга, то элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22 формирует на-своем выходе единицу, котора инвертируетс инвертором 23 с образованием сигнала выбора Sj, равного двоичному О. В начальный момент времени одноразр дна схема 4 сравнени управл ет работой входного преобразовател таким образом,, что выбираетс положительное кодовое слово. Если разность выбранного положительного кодового слова может привести к увеличению вариации цифровой суммы, предварительный выбор замен етс на противоположный и в сдвиговый регистр вводитс отрицателное кодовое слово. После правильного выбора кодового слова обновл етс величина вариации цифровой суммы. Это означает, что вариахщ цифровой суммы , котора бь01а определена как функци предшествующих кодовых слов, обновл етс таким образом, чтобы в ней дополнительно учитывалось выбранное в данное врем кодовое слово, передаваемое в последовательном коде с выхода сдвигового регистра.

В частности, нова величина вариации цифровой суммы определ етс путем суммировани вариации 1и-тфровой суммы, вычисленной дл щ -.дткегтвующих кодовых слов, с разностью ттосле131 дующего кодового слова, введенного в сдвиговый регистр 2. Дл этого на входы А сумматора 20 передаетс п ти разр дный код разности, а на входы В - код текущей вариации цифровой суммы. На выходах Z , Z, , Sj и 3 сумматора 20 формируетс четырехраз- р дньй код новой вариации цифровой суммы, которьй передаетс на входы IQ, I, , 1 и I, регистра 21. В другом варианте реализации устройства (фиг.5) предусмотрен блок 24, предназначенный дл определени равенства текущего значени вариации цифровой СУММЫ заданной величине и (в случае установлени такого факта) дл управлени выбором следунмцего ко дового слова с целью минимизации рабочей длины. Элемент И-НЕ 26 дешифрирует состо ние регистра 21, например величину (0000). Триггер 25 осуществл ет временное хранение состо ни старшего разр да разности предшествующего кодового слова. Запись информации осуществл етс синхронией руищим импульсом СК1 в то врем , ког да указанное кодовое слово ввдвигает с из сдвигового регистра 2. При запоминании новой вариации цифровой суммы в регистре 21 старший разр д разности запоминаетс в. D-триг.гере 25 Блок 24 приводитс в действие элементом И-НЕ 26 дл передачи стар . шего разр да разности предшествуищег кодового слова, хран щегос в тригге ре 25, в схему 4 сравнени дл сравнени со старшим разр дом вычисленной разницы выбранного кодового слова . Эту передачу осуществл ют злет менты 26-30.. Пусть последующее информационное слово равно 1100, а разность падожительного кодовогЪ слова равна -1. Цифровое представление этой разности имеет вид (1111). Поскольку вариаци цифровой суммы хран ща с в регистре 21 равна +1 элемент И-НЕ 26 формирует 1, т.е. запрет элементу Й-НЕ 28 дл передачи 1, хран щейс в триггере 25. Но этот же сигнал разрешает злеменг ту И-НЕ 27 передавать старший разр д хран щийс в регистре 21. Поскольку (по условию) хран ща с в пам ти вариаци цифровой суммы равна +1, что представлено в цифровой форме в виде 0001, то старший разр д этой вариадаи равен двоичному О. Этот дво 72 ичный О передаётс на вход элемента И-НЕ 27, где он инвертируетс и поступает на элемент ПЕ-ИЛИ 29. Вычисленна разность представл етс в цифровом виде как (1111), откуда следует , что значение старшего разр да этой разности отличаетс от старшего разр да, хран щегос в регистре 2. Следовательно, в этом случае схема сравнени 4 формирует на своем выходе сигнал выбора, равный двоичному О. В соответствии с этим сигналом в сдвиговый регистр 2 вводитс положительное кодовое слово, цифровое предоставление которого имеет вид 1 01100). Кроме того, двоична 1 старшего разр да вычисленной разности запоминаетс в триггере 25. .На входы А сумматора 20 передаетс отрицательна единица (И 11), а на входы В - положительна единица (0001). Сумматор осуществл ет сложение разности выбранного кодового слова с текущим значением вариации цифровой суммы. В результате этого сложени новое значение вариации цифровой cjTMMM уменьшаетс до нул и помещаетс дл хранени в ре- гистр 21. Пусть теперь цифровое представление входного слова имеет вид (001t). ;В,первом варианте устройства (фиг.З) поскольку текущее значение вариации цифровой суммы равно нулю, информа .ционное слово (0011) представл етс положительным кодовым словсш. Непосредственно предшествующий код был равен (01100), последовательность двоичных нулей начинаетс в этом :случае от последвдх двух нулей предшествующего кодового слова и занимает первые три двоичных нул последующего кодового слова. Така длина может неблаголри тно воздейстг вовать на самосинхронизацию кодового слова. В соответствии с вариантой, показанным на фиг.5, вместо положительного кодового в этом случае осуществл етс выбор отрицательного кодового слова. : В частности, текущее значение вариации цифровой суммы (ООСЮ) фиксируетс элементом И-ПЕ 26, с выхода которого поступает О, служащий запретом дл элемента И-НЕ 27, что бл.окирует сравне.ние двоичного разр да зака, хран щегос в регистре 21, разр дом знака вычисленной разности. Кроме того, элемент НЕ 30 подготавливает срабатывание элемента И-НЕ 28. Двоична 1, хран ща с в триггере 25 и представленна как (1111), в виде двоичной 1 поступает через элементы 28-29 на вход схемы сравнени , на другой вход которой поступает разр д знака разности положительного кодового слова, использованного дл входного слова (0011). Следовательно, на оба входа схемы 4 сравнени подаютс единицы, на выходе элемента 22 формируетс О, который приводит к образованию единичного сигнала выбора S.. Следовательно, вместо выбора положительного кодового слова (00011) что привело бы к нежелательному увеличению длины двоичных нулей, выбираетс отрицательное .кодовое слово (11100). Таким образом, дл предотвращени нежелательной длины, если текущее значение вариации цифровой суммы равно нулю,.то дл представлени последук дего информационного слова выбираетс кодовое слово, разность которого имеет противоположньй знак относительно знака разности непосредственно предшествующего кодового слова (в противном случае работа устройства в обоих вариантах одинакова). Логическа схема блока 3 вычисле-. ,ни текущей разности (фиг.6) может использоватьс в обоих вариантах предлагаемого устройства (фиг.3,5). Дешифратор 32 определ ет, равно ли . 1 72 кодируемое слово одному из заданных информационных слов, и шифрует с помощью элементов НЕ-ИЛИ 33, 34 код разности. Всоответствии с другим методом кодировани каждое положительное кодовое слово имеет положительную разность, а каждое отрицательное кодовое слово имеет отрицательную разность. В табл.2 приведены положительные и отрицательные кодовые слова , которые используютс дл представлени ка здого информационного слова, вместе с с.оответствукщей им разностью (и цифровым представлением этой разности) каждого кодового слова . Табл.2 отличаетс от табл.1 тем, что старший разр д положительного кодового слова может принимать значение 1 либо двоичного О, тогда как старший разр д каждого положительного кодового слова в табл. может принимать только нулевое значение. Разность каждого положительного кодового слова в табл.2 положительна, тогда как в табл.1 разность положительного кодового слова может быть как положительной , так и отрицательной (в зависимости от конкретной конфигурации Двоичных разр дов в кодовом слове ). Вариант реализации устройства, которое может использоватьс дл кодировани входного слова в кодовое слово в соответствии с табп.2, приведен на фиг.7.

11111

11110 11101 11100 11011 11010 1 1001

Таблица 2 Каждый из выходов дешифратора 35 предназначен дл вы влени входного информационного слова среди заданных групп слов. Элемент НЁ-ИЛИ 36 формирует на выходе 1, если входное информационное слово равно одному из п ти наперед заданных слов. Входы элементов ИСКПКНАИЦЕЕ ИЛИ 37-38 соединены вместе дл приема инвертированного значени старшего разр да вариации цифровой суммы, хран щегос в регистре 21. Выходы элемента НЕ 23, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 37, 38 соответствуют трем старшим разр дам вычисленной разности кодового слова, которое используетс дл представлени входного информационного слова, а младший двоччньй разр д разницы равен 1. По1ученное четырехразр дное цифровое 1редставление вычисленной разности передаетс на входы А сумматора 20, на входы В которого подаетс цифрово представление вариации цифровой сумГТороговьш блок 39 предназначен дл определени , содержит ли входно слово три или более единицы. В частности., элемент И-НЕ 40 предназначен дл определени , вл етс ли входное информационное слово словом (0111). Элементы И-НЕ 40-43 сраба тывают при ПОЯШ1ПИНИ входного слова (1111). Ил выходе элемента НЕ-ИЛ 44 формируетс сигнал 1, когда принимаетс любое из указанных наперед заданных информационных слов. Выход этого элемента сравниваетс со старшим разр дом вариации щфровой сумм , хран щейс в регистре 21, посредством элемента ИСКЛЮЧАЩЕЕ ИЛИ 45, выходной сигнал которой используетс в качестве сигнала старшего разр да кодового слова, причем в зависимостй от значени этого выходного сигнала (1 или 0) остальные четыре разр да кодового слова в этом случае представл ют собой инверсные или. пр мые значени входного информационного слова. Взаимодействие порогового блока 39 с входным преобразователем 1 приводит к образованию отрицательного кодового слова, старший разр д крторого равен О и которое имеет отрицательную разность, если значение вариации цифровой суммь положительно во всех случа х, кроме тех случаев, когда входное информационное слово соответствует одному из п ти отдельных состо ний. В этом случае стар.пий разр д отрицательного кодового лова измен етс на 1. Аналогично пороговый блок 39 осуществл ет управление входным преобразователем дл формировани положительного кодового слова. Входнойпреобразователь 1 и блок вычислени текущей разности могут быть реализованы на посто нном запоминающем устройстве, которое может также использоватьс дл осуществлени функций порогового блока 39. Посто нное запоминающее устройство може-т содержать, например, тридцать две адресуемые чейки пам ти восьмиразр дных слов, причем двоичные разр ды Djj-D изображают п тиразр дное кодовое слово, а остальные три разр да , отведены дл трех старших разр дов цифрового представлени разности. Дл адресации каждой чейки может использоватьс п тиразр дное .слово, поступающее на адресны входы. Старрий разр д адресного слов может представл ть знак вариации циф ровой суммы. Остальные четьфе разр да адресного слова отведены дл изоб ражени четырехразр дного информаци- онного слова. Если реализуетс табл.2, то вс ки раз,- когда разр д знака вариациициф ровой суммы равен О, производитс адресование тех чеек, в которых хра н тс отрицательные кодовые слова, при этом конкретный адрес чейки запоминающего устройства задаетс сами информационным словом. Таким образом определенное кодовое слово, считывае мое из ПЗУ, вл етс точным представ лением прин того на входе информационного слова, при этом оно выбираетс как функци знака текущего значени вариации цифровой суммы. Помимо этого, в этой самой чейке пам ти Хран тс три из четырех разр дов, представл кнцих разность указанного кодового слова. Интегратор разности 5 в предлагае мом устройстве может быть вьшолнен на реверсивном счетчике (фиг.8), при

000000000 000000001 000000010 000000011

9(01001)

П1111111 7(00111) 111111110 7(00111) 111111101

5аю101) 111111100 чем блок вычислени текущей разности в этом случае может быть опущен. Счетчик 46 интегрирует двоичные единицы кодовых слов, которые последовательно и поразр дно вьщвигаютс из сдвигового регистра 2. Таким образом, промежуточна рез5 льтат подсчета , содержащийс в рассматриваемом счетчике в данный момент времени, представл ет собой вариацию цифровой суммы переданных до этого кодовых слов. Если рассматривать более подробно , то можно сказать, что двоичпоступив аа с выхода сдвигового регистра 2 на вывод управле- . ни направлением счета счетчика 46, разрешает увеличивать хран щеес в это врем число в данном счетчике при поступлении каждого синхронизирующего импульса СКЗ. Наоборот, двоичньй , поданньй на вывод управлени направлением счета, позвол ет уменьшать результат подсчета счетчика при поступлении каждого синхронизирующего импульса. Синхронизирующие импульсы СКЗ представл ют собой инверсные значени вышеописанных синхронизирующиз4 импульсов СК2, при этом каждьй синхронизирующий импульс СКЗ синхронизирован с передаваемым двоичным разр дом КОД9ВОГО слова. По окончании сдвига всего кодового слова старший разр д содержимого реверсивного счетчика 46 представл ет знак вариации цифровой суммы, т.е. определ ет , вл етс ли вариаци цифровой , суммы положительной или отрицательной . Аналогично описанным устройствам могут быть построены устройства дл преобразовани восьмиразр дных слов в дев ти и дес тиразр дные. Переходные таблицы дл них- табл.3 и 4. Таблица 3

Прододженне табл.3

Результаты по выбору определенного кодового слова дл представлени входного информационного слова в зависимости от текущей вариации .цифровой суммы сведены в табл.5. Предполагаетс , что приемлемыми вл ютс п ть типов кодовых слов: 1) каждое информационное слово может быть представлено кодовым словом, имек цим нулевую pasHOCTbJ 2) каждое информационное слово представл етс кодовым словом с нулевой разностью и другим кодовым словом, имеювщм положительную разность 3) каждое информационное слово представл етс кодовым словом с нулевой разностью и другим кодовым словом, имеющим отрицательную разность , 4) каждое информационное слово представл етс кодовым словом с положительной разностью и другим кодовым словом, имеющим отрицательную разность; 5) каждое информационное слово представл етс кодовым словом с положительной разностью

Продолжение табл.4

другим кодовым словом с нулевой разностью И еще одним кодовым словом, имеющим отрицательную разность.Знак X указывает, какое из этих кодовых слов выбираетс , если значение теку-. щей вариахши цифровой суммы (ВЦС) положительно , отрицательно или равно нулю.

Таблица 5

+ВЦС

-ВЦС

о ВЦС

X X

X

X X

л

X

Блок-схемы, представленные на фиг.9, 10 и 11 содержат п/т-разр д1 ный входной преобразователь 1 кода, сдвиго1вый регистр 2 и селектор 48 ко дового слова, В каждом из вариантов реализахщи п-разр дире информационно слово передаетс в преобразователь 1 в параллельном коде. Входной преобразователь предназначен дл перевода п-разр дного информационного слова в I соответствующее ему т-разр дное кодо вое слово , причём указанное ш-разр д ное кодовое слово передаетс в парал . лельном коде is сдвиговый регистр 2, который осуществл ет последовательную передачу т-разр дного кодового 4 слова. Кроме того, ка вдый селектор кодового слова осуществл ет формирование сигнала выбора S , который используетс дл выбора положительного ИЛИ отрицательного кодового слова Седактор 48 содержит блок вы ислеши текущей разности, однбразр дную схену сравнени -и интегратор разности. Как показано на фиг.10, селектор 48 кодового слова подключен к выходу сдвигового регистра 2 и содержит интегратор разности,показанный на фиг.S. В варианте реализации, представленньм на фиг.11, в селектор 48 кодо72 вого слова передаетс т-разр дное кодовое слово, формируемое входным преобразователем 1, и в соответствии с этим кодовым с лов ом указанный селектор формирует сигнал выбора S. Селектор кодового слова содержит блок 3 вычислени текущей разности и интегратор 5 разности, показанные на ф г.7. В вариантах реализации показанных на фиг.9-11, могут быть предусмотрены блоки 24 сравнени разности с константой (например, такие, как показано на фиг.5) дл ограиичени нежелательной длины двоичных нулей или единиц в тех случа х, когда текущее значение вариации цифровой суммы равно , наперед заданной величине, например нулю. Помимо этого, предполагалось , что разность равна числу двоичньос единиц, содержащихс В кодовом слове, минус число двоичных нулей, содержащихс в этом слове. При неободимости разность может быть вычисена как функ1щ г,исла двоичных иуей минус число двоичных единиц одержащихс в кодовом слове.

ч/ -f

ш

J--g:-y.4

9 в 999

JBJV

;f 7f if

/rJ J,

д№

Miff.

w

fM

91 t

Off в

9 9 t 0

9 99 t I

.. -if ;

f f Of t

t ft 90

: -.jJ. ; t

9

9№,

JXP П-1Tfn l У (OOP О) yCW 00 и (О о 1 g (г / 1 f

& Qn -Г H z: I/ g ff & 0 t опт gjxr/ 1 t о f)yC / / / eJT

Г Г «

Claims

1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА В КОД МАГНИТНОГО НОСИТЕЛЯ, содержащее входной преобразователь и сдвиговый регистр, информационные входы которого соединены с выходами входного преобразователя, информационные входы которого соединены с информационными входами устройства, первый тактовый вход которого соединен с тактовым входом сдвигового регистра, выход которого является выходом устройства., о т л ичающееся тем, что, с целью расширения класса решаемых задач за счет обеспеч_ения минимизации постоянной составляющей хранимых кодовых последовательностей, в него введены блок вычисления текущей разности, интегратор разности, состоящий из сумматора и регистра, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, одноразрядная схема сравнения и блок управления сдвигом, содержащий два В -триггера и элемент И-НЕ, первьш и второй входы которого соединены соответственно с инверсным входом первого и прямым выходом второгоВ-тригге ров, синхровходы которых соединены с первым тактовым входом устройства, второй тактовый вход котррого соединен с тактовым входом регистра и с D-входом первого В-триггера, прямой выход которого соединен сО-входом второго D-триггера, выход элемента И-НЕ соединен с управляющим входом сдвигового регистра, дополнительный информационный вход которого Соединен с выходом одноразрядной схемы сравнения, с управляющим входом входного преобразователя и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены соответственно с выходами старших разрядов блока вычисления текущей разности, информационные входы которого соединены соответственно с информационными входами устройства, а выходы младшего и 'старшего разрядов блока вычисления текущей разности соединены соответственно с входами младшего разряда первой группы входов сумматора и с первым входом одноразрядной схемы сравнения, второй вход которой? соединен с выходом старшего разряда регистра, входы которого соединены с выходами сумматора, входы старших разрядов первой группы которого соединены с выходами элементов ИСКЛЮЧАЮ,ЩЕЕ ИЛИ группы, входы нуля и единицы блока вычисления текущей разности являются выходами нуля и единицы устройства, выходы регистра соединены с входами второй группы сумматора. _х

2. Устройство по п.1, отличающееся тем, что в нем входной преобразователь выполнен в виде _aSU _1Ю 1148572 группы ’элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются инфор-. мационными входами входного преобразователя, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с управляющим входом входного преобразователя , а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы являются выходами входного преобразователя.

3. Устройство по п.1, о т л и чающееся тем, что в нем блок вычисления текущей разности содержит вычитатель и первый и второй узлы вычисления числа единиц, каждый из которых состоит из элемента И и эле- 15 мента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами элемента И и являются информационными входами блока вычисления текущей разности, выходы которого соединены с выходами вычитателя, входы переноса и первого разряда первой и второй групп которого соединены с входом логической единицы блока вычисления 1 текущей разности, входы вторых разрядов первой и второй групп вычитателя соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, входы третьих разрядов первой и второй · групп вычитателя соединены соответственно с выходами элементов И, вхо-γ ды четвертых разрядов первой и второй групп вычитателя соединены соответственно с входами нуля й единицы блока вычисления текущей разности.

4. Устройство по п.1, от л и чающее с я тем, что в нем одноразрядная схема сравнения состоит из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента НЕ^ выход которого является выхо-, дом одноразрядной схемы сравнения, входы которой являются входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со входом элемента НЕ.

»

5. Устройство по п.1,, о т л и чающееся тем, что в нем входной преобразователь и блок вычисления текущей разности выполнены в виде постоянного запоминающего устройства, адресные входы младших разрядов которого соединены с информационными входами устройства, адресный вход старшего разряда является дополнительным информационным входом входt ·' ного преобразователя, выходы которого соединены с группой выходов младших разрядов постоянного запоминающего устройства, группа выходов старших разрядов которого является выходами блока вычисления текущей разности.

6. Устройство по п.1, о т л и чающееся тем, что в нем блок вычисления текущей разности содержит группу входных элементов НЕ, дешифратор комбинаций с разностью отличной от +Ц две группы элементов НЕ-ИПИ и группу элементов НЕ, выходы которых являются выходами старших разрядов блока вычисления текущей разности, выход первого разряда которого соединен с входом логической единицы, выход группы младших раэрядав^; блока вычисления текущей разности соединен с выходами элементов НЕ-ИЛИ первой группы, выходы элементов НЕ-ИПИ второй группы соединены с входами соответствующих элементов НЕ второй группы, входы элементов НЕ-ИПИ обеих групп соединены с соответствующими группами выходов дешифратора комбинаций с разностью отличной от +1, первая группа входов которого соединена с информационными входами блока вычисления текущей разности и с входами входных элементов НЕ группы, выходы которых соединены с второй группой входов дешифратора комбинаций с разностью отличной от +1.

7. Устройство по п.1, отличающееся тем, что в нем блок вычисления текущей разности содержит группу элементов НЕ, элемент НЕ-ИЛИ и дешифратор комбинации с разностью >2, первая группа входов которого соединена с информационными входами блока вычисления текущей разности и с входами элементов НЕ ды которых соединены с пой входов дешифратора с разностью >2, первый го является выходом старшего разряда блока вычисления текущей разности, выход младшего разряда которого соединен с выходом элемента НЕ-ИЛИ, входы которого соответственно соединены со всеми выходами, кроме первого, дешифратора комбинаций с разностью } 2.

группы, выховторой групкомбинаций выход которо’ 1148572 1