KR100529807B1 - m비트정보워드들의시퀀스를변조신호로변환하는방법,레코드캐리어생성방법,코딩장치,디코딩장치,기록장치,판독장치,신호및레코드캐리어 - Google Patents

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KR100529807B1 KR1019950705575A KR19950705575A KR100529807B1 KR 100529807 B1 KR100529807 B1 KR 100529807B1 KR 1019950705575 A KR1019950705575 A KR 1019950705575A KR 19950705575 A KR19950705575 A KR 19950705575A KR 100529807 B1 KR100529807 B1 KR 100529807B1
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Abstract

본 출원은 m 비트 정보 워드(1)의 시퀀스를 변조된 2 진 신호(7)로 변환하는 방법에 관한 것이다. 시퀀스로부터의 각각의 수신 정보 워드(1)는 n 비트 코드 워드(4)로 전달된다.
전달된 코드 워드(4)는 변조된 신호(7)로 변환된다. 코드 워드 (4)중 한 워드가 변환될 정보 워드(1)로 지정될 때, 이러한 코드 워드는 전달된 코드 워드(4)에 대응하는 변조된 신호부분의 끝에 디지털 합산치에 관련된 코딩 상태에 의존하는 코드 워드 셋으로부터 선택된다. 디지털 합산치 중 적어도 하나의 합산치에 의해 제 1 형태의 코딩 상태 쌍중 제 1(S2, S4, S6, S8, S10, S12) 또는 제 2(S3, S5, S7, S9, S11, S13) 코딩 상태가 결정된다.
두 코딩 상태 쌍중 어느 하나가 결정되는 것은 이전에 전달된 코드 워드(4)에 대응하는 정보 워드(1)에 의존한다. 제 1 형태의 코딩 형태쌍에 속하는 코드 워드의 세트(V2/V3; V4/V5; V6/V7; V8/V9; V10/V11; V12/V13)는 어떠한 코드 워드라도 공통으로 포함하지 않는다. 이러한 코딩 방법에서, 시퀀스의 코드 워드에 의해 설정될 수 있는 다수의 고유한 비트 조합이 증가된다.
이렇게 얻어진 변조된 신호(7)는 먼저 변조된 신호(7)를 코드 워드(4)의 시퀀스로 변환하고 다음에 변환될 코드 워드에 의존하여 또한 코드 워드에 관련하여 p 개의 미리 정의된 위치에 위치된 비트 스트링에 비트의 논리적 값에 의존하여 시퀀스로부터 코드 워드의 각각으로 정보 워드(1)를 할당함으로써 정보 워드 (4)로 재변환될 수 있다. 더욱이, 다른 것들 중에서도 기록 장치와 판독 장치가 공개되어 있다.

Description

m 비트 정보 워드들의 시퀀스를 변조 신호로 변환하는 방법,레코드 캐리어 생성 방법 코딩장치, 디코딩 장치, 기록 장차, 판독 장치, 신호 및 레코드 캐리어
본 발명은 m(m 은 정수) 비트 정보 워드들의 시퀀스를 변조된 2 진 신호로 변환하는 방법으로서, n(m 을 초과하는 정수) 비트 코드 워드가 상기 시퀀스로부터의 각각의 수신된 정보 워드에 대하여 전달되며, 전달된 코드 워드들은 제 1 신호값을 갖는 비트셀들과 제 2 신호값을 갖는 비트셀들을 포함하는 변조된 신호로 변환되고, 그 변조된 신호는 전달된 코드 워드들 각각에 대해 대응하는 신호부를 포함하며, 상기 방법에서, 코드 워드들중 한 코드 워드가 변관될 정보 워드들로 할당될 때, 이 코드 워드는 코드 워드들의 세트로부터 선택되는데, 그 세트는 코드 워드가 전달된 후에 결정된 코딩 상태에 의존하게 되고, 그 상태는 전달된 코드 워드에 대응하는 변조된 신호부의 끝에서의 디지털 합산치에 관련되며, 그 디지털 합산치가변조된 신호의 바로 이전 부분에 대하여 제 1 값을 갖는 비트셀들의 수와 제 2 값을 갖는 비트셀들의 수 사이의 차이의 실행값을 나타내게 되는 상기 변환 방법에 관한 것 이다.
본 발명은 또한 상기 방법에 따라 얻어진 신호가 기록된 레코드 캐리어를 생성하는 방법에 관한 것이다.
본 발명은 또한 m(m 은 정수) 비트 정보 워드들의 시퀀스를 변조된 2 진 신호로 변환하는 코딩 장치로서, 상기 시쿼스로부터의 m 비트 정보 워드들 각각을 n 비트 코드 워드로 변환하는 m/n 변환기와, m/n 변환기에 의해 변환된 코드 워드들을 제 1 신호값을 갖는 비트셀들과 제 2 신호값을 갖는 비트식들을 포함하며 전달된 코드 워드들 각각에 대해 대응하는 신호부를 포함하는 변조된 신호로 변환하는 변환기 수단과, 전달된 코드 워드에 대응하는 변조된 신호부의 끝에서, 바로 이전에 변조된 신호부에 대하여 제 1 값을 갖는 비트셀들의 수와 제 2 값을 갖는 비트셀들의 수 사이의 실행값 차이를 나타내는 디지털 합산치에 관련된 코딩 상태를 결정하는 결정수단을 포함하며, 상기 m/n 변환기는 변환에 대하여 코딩 상태에 의존하는 코드 워드들의 세트로부터의 코드 워드를 선택하는 수단을 포함하게 되는 상기 코딩 장치에 관한 것이다.
본 발명은 또한 그러한 코딩 장치가 이용되는 기록 장치에 관한 것이다.
본 발명은 또한 q(q 는 정수) 정보 워드들을 나타내는 q 개의 연속하는 정보 신호부들의 시퀀스를 포함하는 신호로서, 정보 신호부들의 신호 각각은 제 1 또는 제 2 논리값을 갖는 n 비트셀들을 포함하고, 정보 신호부들의 사전 규정된 그룹에 속하는 각각의 정보 신호부는 고유하게 한 정보 워드를 설정하며, 동일한 논리값을 갖는 연속하는 비트셀들의 수가 1 보다 크거나 같고 k(k 는 정수)보다 작거나 같은, 상기 신호에 있어서, 인접하는 정보 신호부와 함께, 정보 신호부의 제 2 그룹에 속하는 정보 신호부 각각은 고유하게 한 정보 워드를 설정하는 것을 특징으로 하는 신호에 관한 것이다.
본 발명은 또한 신호가 기록되는 레코드 캐리어에 관한 것이다.
본 발명은 또한 상기 신호를 m 비트 정보 워드들의 시퀀스로 변환하는 디코딩 장치로서, 상기 장치는 정보 신호부들에 대응하는 n 비트 코드 워드들을 포함하는, 제 1 또는 제 2 논리값을 가지는 비트들의 비트 스트링으로 상기 신호를 변환하는 변환 수단과, 코드 워드들의 시퀀스를 정보 워드들의 시퀀스로 변환하는 변환 수단을 포함하며, 변환될 코드 워드들 각각은 변환될 코드 워드에 의존하는 정보 워드가 할당되는, 상기 디코딩 장치에 관한 것이다.
마지막으로, 본 발명은 이런 형태의 레코드 캐리어가 이용되는 판독 장치에 관한 것이다.
그러한 방법, 장치, 레코드 캐리어 및 신호는 EP-A 0,150,082로부터 공지되어 있다.
상기 문서에서는 8 비트 정보 워드들의 시퀀스가 10 비트 코드 워드들의 시퀀스로 변환되는 변조 시스템을 기술하고 있다. 10 비트 코드 워드들은 제 1 또는 제 2 신호값을 갖는 비트셀들에 의해 형성된 변조 신호로 변환된다. 각각의 비트셀은 10 비트 코드 워드 시퀀스로부터의 한 비트를 나타내며, 그 비트의 논리적 값은 비트셀의 신호값에 의해 표시된다. 변환시, 10 비트 코드 워드가 전달될 때마다, 디지털 합산치가 이미 전달된 코드 워드들에 대해 계산된다. 이러한 디지털 합산치는 코드 워드 시퀀스의 전달 부분에 대한 "0"비트들의 수라 "1"비트들의 수 간의 차이를 나타낸다.
전달될 코드 워드는 계산된 디지털 합산치에 의존하는 코드 워드들의 세트로부터 선택된다. 그 세트의 코드 워드들은, 디지털 합산치가 작은 범위내에 유지되는 방법으로 선택되며, 이것은 신호의 주파수 스펙트럼이 저주파수 영역의 주파수 성분들을 포함하지 않게되는 결과가 된다. 그러한 신호는 DC- 프리(free) 신호 또는 DC-안정(balanced) 신호로 참조된다. 일반적으로 신호내의 저주파수 성분들의 부족은 레코드 캐리어 또는 다른 전송 채널을 통한 정보 전달에 큰 이점들을 갖게 된다.
정보 기록에 있어서, 레코드 캐리어상에 정보 밀도를 증가시키려는 필요성이 항상 존재한다.
가능한 해결책으로는 각각의 정보 워드에 대한 변조 신호내에 비트셀들의 수를 감소하는 것이 있다.
여기에서 발생하는 문제는, 각 정보 워드에 대한 비트셀들의 수의 감소 결과로써, 정보 워드가 표시될 수 있는 고유한 비트 조합들의 수가 축소하고, 보다 덜 엄중한 제한들이 예를 들어, 변조된 신호의 저주파수 컨텐츠들과 관련하는 제한들이, 변조된 신호상에 만들어질 수 있게 되는 결과가 된다.
본 발명의 목적은 각 정보 워드에 대한 비트셀들의 수의 감소는 가능하지만 이로 인해 고유한 비트 조합들의 수의 손실은 없는 수단을 제공하는 것이다.
본 발명의 한 관점에 따라, 이러한 목적은 서문에 규정된 바와 같은 방법으로 이루어지게 되는데, 적어도 하나의 디지털 합산치들이 제 1 형태의 코딩 상태들의 쌍의 제 1 또는 제 2 코딩 상태를 결정하며, 상기 쌍의 제 1 또는 제 2 코딩 상태는 이전에 전달된 코드 워드에 대응하는 정보 워드에 응답하여 결정되고, 제 1 형태의 각 코딩 상태들의 쌍에 속하는 코드 워드 세트들은 어떠한 코드 워드도 공통으로 포함하지 않는 것을 특징으로 하고 있다.
본 발명의 제 2 관점에 따라, 코딩 장치는, 코딩 상태를 결정하는 수단이 적어도 다수의 디지털 합산치에 대하여 제 1 형태의 코딩 상태들의 쌍의 제 1 또는 제 2 코딩 상태를 결정하도록 배치되고, 코딩 상태를 결정하는 수단은 이전에 전달된 코드 워드에 대응하는 정보 워드에 응답하여 상기 쌍의 제 1 또는 제 2 코딩 상태를 결정하는 수단을 포함하며, 제 1 형태의 코딩 상태 쌍 각각에 속하는 코드 워드 세트는 어떠한 코드 워드도 공통으로 포함하지 않는 것을 특징으로 한다.
본 발명에 따른 코딩 장치 및 방법에 있어서, 분리된 코드 워드 세트들(= 공통 코드 워드들이 없는 코드 워드 세트들)로부터의 코드 워드들과 한 동일한 코드 워드의 조합은 다른 고유한 비트 조합들을 설정하며, 따라서 그 후속자와 결합된 상기 동일한 코드 워드는 한 정보 워드 이상을 고유하게 나타낼 수 있다. 제 1 형태의 그룹으로부터의 코드 워드 뒤에는 이 코드 워드가 속하는 어떤 코드 워드 세트로 항상 고유하게 규정될 수 있는 코드 워드가 뒤따른다. 분리된 세트들 각각으로부터의 코드 워드들로, 모든 정보 워드들을 나타내도록 충분히 고유한 비트 조합들을 설정하는 것이 가능하다. 이것은 각각의 정보 워드에 대한 비트셀들의 수가 각각의 코드 워드에 대한 비트들의 수와 동일하다는 것을 의미한다.
이러한 방식들은 각각의 코드 워드에 대해 상대적으로 적은 비트들의 수를 갖는 코드 워드들로 많은 수의 고유한 비트 조합들을 설정하는 것을 가능하게 한다.
본 발명의 또 다른 실시예는 동기(sync) 워드들이 , 코드 워드 시퀀스에 삽입되며, 동기 워드는 코드 워드에 의해 형성된 비트 스트링에서 발생할 수 없는 비트 패턴을 나타내고, 다른 비트 패턴을 갖는 동기 워드들이 사용되며, 사용된 그 각각의 동기 워드는 코딩 상태에 의존하게 되며, 일단 동기화 워드가 삽입되면 사전 규정된 코딩 상태는 다음 정보 워드의 변환에 대해 결정되고, 그 동기화 워드는 제 2 형태의 코딩 상태에 속하는 코드 워드 세트가 상호 구별가능하게 되는 방법에 대응하는 방법으로 사전 규정된 비트 위치에서의 비트 논리간에 기초하며 상호 구별가능하게 되는 것을 특징으로 한다.
본 실시예는 제 2 형태의 그룹으로부터의 코드 워드가 동기 워드에 앞서게 되는 경우에, 제 2 형태의 그룹으로부터의 코드 워드가 한 코드 워드에 앞서게 되는 경우에서와 동일한 방법으로 코드 워드와 동기 워드에 의해 형성된 비트 조합에 의해 정보 워드가 설정된다.
본 방법의 또 다른 실시예는 n 이 홀수이며, 짝수 합산치에 관련된 세트의 코드 워드가 흘수 합산치에 관련된 세트의 코드 워드의 반전인 것을 특징으로 한다.
각각의 코드 워드에 대한 비트수가 짝수임에 따라 코드 워드의 끝에서의 디지털 합산치가 교대로 짝수 또는 홀수값을 취한다. 짝수 디지털 합산치를 버리고 홀수 합산치를 취하는 코드 워드는 이러한 홀수 합산치가 포기되고 짝수 합산치가 복귀되는 코드 워드에 반대이므로, 짝수 디지털 합산치가 관련될 때 홀수 디지털 합산치에 속하는 코드 워드의 반전이되는 코드 워드를 선택하는 것이 가능하다.
그러한 경우에 있어서, 코드 워드는 단지 짝수(또는 홀수) 디지털 합산치에 대해서만 발생될 필요가 있다. 홀수 (또는 짝수) 합산치에 대하여 발생되는 코드 워드는 짝수(또는 홀수) 디지털 합산치에 속하는 코드 워드를 반점함으로써 쉽게 얻어질 수 있다.
본 발명에 따른 방법에 있어서, m 은 대략 8 과 동일하게 n 은 9 와 동일하게 선택된다.
양호하게, 코딩 상태가 관련되는 다른 디지털 합산치의 수는 8 과 같게 되며, 8 개의 다른 디지털 합산치중의 두 초과값은 제 2 형태의 코딩 상태와 관련되고 8 개의 다른 합산치의 나머지 값은 제 1 형태의 두 코딩 상태에 각각 관련된다. 상기 파라미터에 대한 이들의 값으로 가능한 고유한 조합의 수가 적합하게 되고, 디지털 합산치는 여전히 작은 범위내로 제한되게 유지된다.
코드 워드 세트가 코드 워드에 대응하는 신호부들의 끝 사이의 디지털 합산치가 10 개의 다른 값 범위내에 있도록 유지되는 코드 워드만을 포함한다면, 상기 파라미터로서 디지털 합산치의 최소 변화가 얻어지게 된다.
본 발명에 따른 방법으로, 각각의 정보 워드 비트에 대한 매우 작은 코드 워드수를 갖는 DC-프리 변조 신호가, 각각의 정보 워드에 대한 비트수 m 8 과 동일하게 선택되고 각각의 코드 워드에 대한 비트수 n 이 9 와 동일하게 선택되는 경우에 대하여 얻어질 수 있게 된다.
본 발명에 따른 코딩 장치에 의해 얻어진 신호는 극도로 간단한 방법으로 디코드될 수 있다는 점에서 이점을 갖는다.
이러한 것이 실현되는 디코딩 장치에 대한 실시예는, 변환기 수단이 대응하는 코드 워드에 관련하여 p개의 사전 규정된 위치에 위치되는 비트 스트링의 비트 논리값에 따라 정보 워드를 지정하도록 배치되는 것을 특징으로 하고 있다.
디코딩 장치에 대한 다른 실시예는, 변환기 수단은 변환전에 변환될 코드 워드를 반전하는 인버터 수단을 포함하며, 상기 장치는 디코딩 상태에 따라 인버터 수단을 활성화하거나 활성화하지 않는 수단을 포함한다.
정보 워드에 대한 코드 워드 변환의 복잡성이 인버터 수단의 사용에 의해 상당히 간략화된다.
본 발명은 제 1 도 내지 제 10 도의 도면을 참조하여 상세히 설명된다.
제 1 도는 정보 워드 시퀀스, 대응하는 코드 워드 시퀀스 및 변조된 신호를 나타내는 도면.
제 2 도는 정보 워드와 코드 워드간의 관계가 규정된 표를 나타낸 도면.
제 3 도는 본 발명에 따른 코딩 장치에 대한 실시예를 나타낸 도면.
제 4 도는 동기 신호를 삽입하기 위해 제 3 도의 코딩 장치의 변형을 도시한 도면.
제 5도는 디코딩 장치를 도시한 도면.
제 6도는 변조된 신호부와 대응하는 코드 워드를 도시한 도면.
제 7 도는 레코드 캐리어를 도시한 도면.
제 8 도는 제 7 도에 도시된 레코드 캐리어의 확장된 부분을 도시한 도면.
제 9 도는 기록 장치를 도시한 도면.
제 10 도는 판독 장치를 도시한 도면.
제 1 도는 네개의 연속하는 m 비트 정보 워드를 도시하며, 이 경우에서, 8 비트 정보 워드는 1 로 참조된다. 네개의 정보 워드(1)는 각각의 워드값 "1", "61", "58", 및 "49"를 갖는다. 네개의 정보 워드(1)의 이러한 시퀀스는 네개의 연속하는 n 비트 코드 워드로 변환되고, 이 경우에서 9 비트 코드 워드는 4 로 창조된다. 코드 워드(4)는 논리 "0" 값을 갖는 비트들과 논리 "1" 값을 갖는 비트들의 비트 스트링을 형성한다. 정보 워드의 변환은 비트 스트링에서 동일한 논리값을 갖는 비트의 수가 최대 9 와 같게 되게 한다 코드 워드의 개별 비트는 다음에서 x1, ..., x9 로 참조되며, 여기서 x1 은 코드 워드의(좌로부터) 제 1 비트를 나타내고 x9 는 코드 워드의 마지막 비트를 나타낸다.
코드 워드(4)에 의해 형성된 비트 스트링은 변조된 신호 (7)로 변환된다. 이러한 변조된 신고(7)는 각각 코드 워드(4)중 하나를 나타내는 네개의 정보 신호부를 포함한다. 정보 신호부 (8)는 하이 신호값 H 를 갖는 비트셀(11)과 로우 신호값 L 을 갖는 비트셀(12)을 포함한다. 각각의 정보 신호부(8)에 대한 비트셀들의 수는 대응하는 코드 워드(4)의 비트수와 같다. 논리 "1" 값을 갖는 각각의 코드 워드 비트는 하이 신호값 H 를 갖는 비트셀(11)중 하나에 의해 변조된 신호(7)에 표시된다. 논리 "0" 값을 갖는 각각의 코드 워드 비트는 로우 신호값 L 을 갖는 비트셀(12)중 하나에 의해 변조된 신호(7)에 표시된다.
또한, 실행 디지털 합산치가 단지 제한된 범위 B2 내에서만 변환해야 하는 요구가 변조된 신호(7)상에 있게 되며, 이것은 변조된 신호(7)의 주파수 스펙트럼이 저주파수 성분을 실질적으로 갖지 않게된다는 것을 의미한다. 달리 말하면, 변조 신호(7)는 DC-프리이다.
디지털 합산치는 이와 관련하여, 하이 신호값을 갖는 이전의 비트셀 수와 로우 신호값을 갖는 이전의 비트셀 수 간의 차이로서 이해될 수 있다. 달리말하면, 디지털 합산치는 변조된 신호의 집적된 값에 대응한다.
제 1 도는 곡선(20)의 디지털 합산치의 변화를 나타낸다. 제 1 도에서, 디지털 합산치가 변화하는 상기 범위 B2 는 -4 및 +5 사이에 놓여있다. 동일한 신호값을 갖는 비트셀 수는 많아야 이 범위의 경계 사이의 거리라 동일하며, 본 예에서 이것은 9 이다.
설명된 실시예에 있어서, 디지털 합산치가 신호부(8)의 끝에서 취할 수 있는 다른 값의 수는 8 과 같다. 이들 값은 값 -3 과 +4 에 의해 경계로 주어진 범위 B1 에 놓인다.
코드 워드의 비트수는 홀수이며, 신호부(8)의 끝에서의 디지털 합산치는 교대로 홀수와 짝수가 되는 것을 의미한다. 시작에서의 디지털 합산치가 짝수인 코드 워드는 다음에서는 짝수 코드 워드로 참조된다. 시작에서의 디지털 합산치가 홀수인 코드 워드는 다음에서는 홀수 코드 워드로 참조된다. 짝수 코드 워드가 전달되는 시간 주기는 짝수 주기 II 로 참조되며, 홀수 코드 워드가 전달되는 시간 주기는 홀수 주기 I 로 참조된다.
이후에는, 변조 신호(7)가 얻어질 수 있는 본 발명에 따른 방법에 대한 실시예에 대하여 상세히 설명한다.
각각의 정보부의 끝에서의 두 디지털 합산치 "-3"과 "+4"중 하나는 제 2 형태의 코딩 상태를 결정한다. 설명된 실시예에 있어서, 디지털 합산치 "-3"은 코딩 상태 S1 을 결정하고, 디지털 합산치 "+4"은 코딩 상태 S14를 나타낸다. 변환될 정보 워드와 함께 디지털 합산치 "-2", "-1", "0", "1", "2", "3" 각각은 제 1 형태의 코딩 상태를 결정한다. 변환된 정보 워드에 의존하여, 코딩 상태 S8 또는 S9 는 디지털 합산치 "-2"로 결정되고, 코딩 상태 S2 또는 S3 은 디지털 합산치 "-1"로 결정되며, 코딩 상태 S10 또는 S11 은 디지털 합산치 "0"으로 결정되고, 코딩 상태 S4 또는 S5 는 디지털 합산치 "1"로 결정되며, 코딩 상태 S12 또는 S13 은 디지털 합산치 "2"로 결정되고, 코딩 상태 S6 또는 S7 은 디지털 합산치 "3"으로 결정된다.
하기의 매트릭스 T 에서, 각각의 요소 tij 는 상태 i 를 버리고 상태 j 를 취할 수 있는 다른 코드 워드수를 나타낸다.
짝수 디지털 합산치로부터 시작하면 항상 홀수 합산치가 도달되고, 그 역으로도 된다. 따라서, 짝수 디지털 합산치로부터 또 다른 짝수 합산치로의 전이와 홀수 합산치로부터 또 다른 홀수 합산치로의 전이를 나타내는 매트릭스의 요소는 모두 "0"과 같다. 또한, 매트릭스는 대칭적이다. 이것은, 코드 워드가 계산된 제 1 디지털 합산치를 계산된 제 2 디지털 합산치로 변경하는 경우에 기인하며, 상기 제 2 디지털 합산치는 관련 코드 워드의 반전에 의해 제 1 디지털 합산치로 변경된다.
코딩 상태 S1, ..., S14 각각에 대해, 코드 워드의 세트 V1, ..., V14 가 지정되며, 이는 각각의 가능한 정보 워드에 대하여 한 코드 워드를 포함한다 각각의 정보 워드에 대한 비트수가 8 과 같게 되는 경우에, 각각의 세트는 256 코드 워드를 포함한다.
더욱이, 코드 워드 세트는 동일한 디지털 합산치에 속하는 제 1 형태의 제 2 코딩 상태에 의해 설정된 코드 워드 세트는 분리되도록, 다시 말해서, 이들 세트가 공통으로는 어떠한 코드 워드도 갖지 않게 되도록 선택된다 도시된 실시예에 있어서, V2 및 V3, V4 및 V5, V6 및 V7, V8 및 V9, V10 및 V11, V12 및 V13 이 분리된 세트의 쌍이다.
디지털 합산치 "-1"은 항상 세트 V2 로부터의 코드 워드 또는 세트 V3 으로부터의 코드 워드가 변환될 다음의 정보 워드로 지정되게 한다. 이것은 정보 워드 변환중에 디지털 합산치 "-1"로 유도되는 코드 워드 각각이 두번 이용될 수 있음을 의미한다. 세트 V2 로부터의 랜덤 코드 워드와 함께 (디지털 합산치 "-1"로 되게 하는) 이러한 코드 워드는 세트 V3 으로부터의 랜덤 코드 워드와 동일한 코드 워드에 의해 형성된 비트 조합으로부터 구별될 수 있는 비트 조합을 형성한다. 유사한 방법으로, 디지털 합산치 "+1", "+3","-2", "0", "+2" 및 "+4"중의 하나로 귀착되는 코드 워드 각각은 다음의 워드와 함께 두개의 다른 정보 워드를 고유하게 형성하는데 대하여 두번 이용될 수 있다.
이러한 모든 것은 각각의 코드 워드가 고유한 방법으로 정보 워드를 규정하게 되는 코딩 시스템에 비교하여, 고유한 비트 조합의 수가 상당히 증가하게 된다는 것을 의미한다.
제 1 값으로부터 제 2 값으로 디지털 합산치를 변경하는 코드 워드에 대하여 항상 반전 코드 워드값은 디지털 합산치를 제 2 값으로부터 제 1 값으로 다시 변경하게 되므로, 코드 워드 세트는 실례로, 홀수 디지털 합산치에 의해 결정된 코딩 상태 세트에 속하는 코딩 상태인, 코딩 상태 수의 반으로 지정될 수 있다. 짝수 디지털 합산치에 의해 결정된 코딩 상태에 대한 코드 워드는 홀수 디지털 합산치에 의해 결정된 코딩 상태에 속하는 세트로부터의 코드 워드를 반전시키므로써 얻어질 수 있다. 여기에 기재된 실시예에 있어서, 코딩 상태 Si 에 속하는 코드 워드는 상태 S15-i 에 속하는 코드 워드의 반전이 되며, 여기서 i 는 1 보다는 크거나 같고 4 보다는 작거나 같은 정수가 된다.
제 2 도는 제 1 열에서 256 개의 다른 8 비트 정보 워드의 워드값 WW 를 보여준다. 전용 세트 V1, V2, V3, V4, V5, V6 및 V7 은 각각의 제 2, 제 4, 제 6, 제 8, 제 10, 제 12 및 제 14 번째 열에 도시된다.
제 2 도의 코드 워드 및 정보 워드간의 관계는, 동일 코드 워드가 세트 V1, V2, V3, V4, V5, V6 및 V7 중 두 세트 이상에서 발생하는 경우에 요구되는 바대로 다음의 코드 워드와 결합되는 이러한 코드 워드가 항상 동일한 정보 워드를 설정하도록 선택된다. 이러한 것은 정보 워드의 복원시 대응하는 코딩 상태가 결정될 필요가 없다는 점에서 이점을 가지며, 이는 정보 워드 복원시 거의 에러 전파가 없게되는 결과가 된다. 디지털 합산치에 속하는 분리된 세트는 코드 워드의 비트 x1 및 x8 에 기초하여 제 2 도에서 구분될 수 있다. 코딩 상태 S3, S5, S7 에 속하는 세트의 코드 워드에서, x1 및 x8 의 논리값은 동일하지 않으며, 이에 반하여 대응하는 코딩 상태 S2, S4 및 S6 에 의해 설정된 분리된 세트에서, 비트 x1 및 x8 은 동일한 논리값을 갖는다.
코드 워드 시작점에서의 디지털 합산치는 고유하게 코드 워드 끝에서의 디지털 합산치를 결정한다. 변환된 정보 워드와 결합되는, 이러한 코드 워드 끝에서의 상기 디지털 합산치는 관련 코드 워드의 끝에서 설정된 코딩 상태를 결정한다. 세트 V1, V2, V3, V4, V5, V6 및 V7 로부터의 각각의 코드 워드의 끝에서 결정된 이들 코딩 상태 Sx 는 각각의 제 3, 제 5, 제 7, 제 9, 제 11, 제 13 및 제 15 열 각각에 도시된다.
세트 V14, V13, V12, V11, V10, V9 및 V8 은 세트 V1, V2, V3, V4, V5, V6 및 V7 의 코드 워드로부터의 코드 워드 반전에 의해 유도될 수 있다. 코드 워드의 끝에서의 코딩 상태는 관계 Sin = S15-i 에 따라 얻어질 수 있으며, 여기서 i 는 제 3, 제 5, 제 7, 제 9, 제 11, 제 13 및 제 15 열에 도시된 코딩 상태이다.
제 1 도에 도시된 바와 같이 코드 워드(4)의 시퀀스로의 정보 워드(1) 시퀀스의 변환은 제 2 도에 도시된 표에 의해 얻어지게 된다. 제 1 정보 워드(워드값 "1")가 변환되는 시점에 디지털 합산치는 "0"과 같게 된다. 이것은, 코드 워드가 이전의 코드 워드에 속하는 정보 워드에 의존하여 세트 V10 또는 V11 로 부터 선택된다는 것을 의미한다. 디지털 합산치 "0"과 함께 이러한 정보 워드가 코딩 상태 S11 을 결정한다고 가정하면 코드 워드는 세트 V11 로부터 선택되게 된다. 제 2도에 도시된 표에 기초하여, 소정의 코드 워드가 세트 V4((Sin = S15-11) = S4)에서 워드값 "1"을 갖는 정보 워드에 지정된 코드 워드는 "010101101"의 반전에 의해 얻어질 수 있다. 이와 같이 얻어진 코드 워드 "101010010"과 같게 된다. 이때 코드 워드의 끝에서의 코딩 상태는 S3 이 된다. 이것은 전용 코드 워드가 세트 V3 으로부터 선택되는 것을 의미한다. 변환된 다음의 정보 워드는 변환값 "61"을 가지며, 이는 다음의 코드 워드가 "111110100"과 같다는 것을 의미한다. 다음의 코딩 상태는 S15-2 와 동일하다. 이것은 다음의 코드 워드가 세트 V2 에서 다음 정보 워드에 지정된 코드 워드의 반전이 됨을 의미한다. 이 경우에, 다음 정보 워드의 워드값은 "58"이 된다. 세트 V2 의 전용 코드 워드는 "100001110"이다. 정보 워드는 이러한 코드 워드의 반전인 "011110001"로 변환된다. 이때 다음의 코딩 상태는 S7 과 동일하게 된다. 변환된 다음의 정보 워드에 대한 코드 워드는 세트 V7 로부터 선택된다. 변환될 이러한 정보 워드는 워드간 "49"를 가지며, 전용 코드 워드는 "000001011"과 같게 된다.
제 3 도는 상기 기술된 방법이 실행될 수 있는 본 발명에 따른 코딩 장치(140)에 대한 실시예를 도시한다 코딩 장치는 m 비트 정보 워드들(1)을 n 비트 코드 워드들(4)로 변환하기 위해 배치되며, 상이한 코딩 상태들의 수는 S 비트들에 의해 표시될 수 있다. 코딩 장치는 (m+s) 2 진 입력 신호들을 (n+s) 2 진 출력 신호들로 변환하는 변환기(60)를 포함한다. 변환기의 입력들로 부터 m 입력들이 m 비트 정보 워드들을 수신하기 위해 버스(61)에 연결된다. 변환기의 출력들로부터 n 출력들이 n 비트 코드 워드들을 공급하기 위해 버스(62)에 연결된다. 또한, S 입력들이 현재 코딩 상태를 나타내는 상태 워드를 수신하기 위해 S 비트 버스(63)에 연결된다. 상태 워드는 실례로 S-플립플롭 형태의 버퍼 메모리 (64)에 의해 생성된다. 버퍼 메모리(64)는 버퍼 메모리에 적재된 상태 워드를 수신하기 위해 버스(58)에 연결된 S 입력들을 갖는다. 버퍼 메모리에 적재될 상태 워드를 전송하기 위해, 버스(58)에 연결된 변환기(60)의 S 출력들이 이용된다.
버스(62)는 그 입력상의 제어 신호에 따라 버스(62)상에 수신된 n 비트 코드워드를 반전하거나 하지 않는 통상 형태의 제어가능한 인버터 회로(75)에 연결된다. 버스(76)는 병렬/직렬 변환기(66)의 병렬 입력에 연결된다. 병렬/직렬 변환기(66)는 버스(76)상에 수신된 n 비트 코드 워드를 신호 라인(70)상에 전달된 변조 신호(n)로 변환한다.
변환기(60)는 변환기의 입력에 인가된 정보 워드와 상태 워드의 조합에 의해 설정된 어드레스에서 소위 룩업 테이블의 형태로 제 2 도에 도시된 코드 워드 세트를 기억하는 ROM 메모리를 포함한다.
변환기(60)는 ROM 메모리 대신에, 게이트 회로에 의해 형성된 조합 논리 회로를 포함할 수도 있다.
상기 장치에서 실행된 동작의 동기화는 클럭 발생 회로 (77)에 의해 유도될 수 있는 동기화 클럭 신호로 통상의 방법으로 얻어질 수 있다. 클럭 발생 회로(77)는 제어 신호를 인버터 회로(75)에 전달함으로써 짝수 주기 II 에 대해 변환기에 의해 전달된 코드 워드가 인버터 회로(75)에 의해 반전되게 하며, 홀수 주기 I 에 대해 변환기(60)에 의해 전달된 코드 워드가 변환기(60)에 의해 변경되지 않게 전달되게 한다.
도시된 실시예에 있어서, 새로운 코딩 상태는 변환기에 의해 직접 전달된다. 하지만, 대안적으로 새로운 코딩 상태가 각각의 전달된 코드 워드 끝에서의 디지털 합산치를 계산함으로써 유도될 수 있으며, 이와 같이 계산된 디지털 합산치에 기초하여 새로운 코딩 상태를 유도하는 것이 가능하다. 그러한 경우에서, 상기 장치는 디지털 합산치를 계산하는 유니트와 계산된 디지털 합산치에 기초하여 대응하는 상태 워드를 버퍼 메모리(64)에 전달하는 유니트를 포함하게 된다.
바람직하게는, 변조 신호(n)는 정보 신호부의 랜덤 시퀀스에 발생할 수 없는 신호 패턴을 갖는 동기 신호부를 포함해야 한다. 또한, 인접하는 정보 신호부의 부분과 함께 동기 신호부의 부분은 동기 신호부의 패턴에 대응하는 신호 패턴을 형성할 수 없다. 동기 워드는 n비트 코드 워드의 시퀀스로 삽입될 수 있다. 하기의 표는 제 2 도에 도시된 코드 워드와 조합하여 사용하는데 아주 적합한 일곱개의 14 비트 동기 워드를 도시한다.
상기 표의 제 1 열은 코딩 상태를 도시한다. 표의 제 2 열은 이러한 코딩 상태에 전용된 동기 워드를 도시한다. 제 3 열은 동기 워드가 전달된 후 적합된 코딩 상태를 도시한다. 연속하는 동기 워드의 초기 위치 사이에 위치된 비트 수가 짝수인 경우에, 이들 코딩 상태가 발생하지 않기 때문에 동i·1 워드는 코딩 상태 S8 내지 S14 에 대해 필요치 않게 된다. 그경우에, 짝수의 비트수가 동기 워드의 초기 위치 사이에 위치되도록 동기 워드 사이에 거리를 선택하는 것이 바람직하다.
코딩 상태 S2, S4, S6 에서 전달된 동기 워드는, 이들 코딩 상태 이후에 인입하는 코드 워드가 구별될 수 있는 것과 동일한 방식으로, 코딩 상태 S3, S5 및 S7에서 전달되는 동기 워드로부터 비트 x1 및 x8 에 기초하여 구별될 수 있다. 코딩 상태 S2, S4 및 S6 에서, 비트 x1 및 x8 의 논리값이 동일한 동기 워드가 전달된다. 코딩 상태 S3, S5 및 S7 에서 전달된 동기 워드에서, 비트 x1 및 x8 의 논리값은 동일하지 않다.
제 4 도는 제 3 도에 도시된 코딩 장치의 변형을 도시하며, 그에 의해, 동기 워드가 상기 기재된 방법으로 삽입될 수 있다. 제 4 도에서, 제 6 도에 도시된 성분과 일치하는 성분은 동일한 참조 문자를 갖는다. 상기 변형은 각각 표로 부터의 일곱 동기 워드중 한 워드를 수용하는 일곱 메모리 위치를 갖는 메모리(103)에 관련한다. 메모리(103)는 메모리(103)의 어드레스 입력상의 버스(63)에 수신된 상태 워드에 응답하여 일곱 메모리 위치중 한 위치를 어드레싱하는 어드레스 회로를 포함한다. 어드레스된 메모리 위치의 동기 워드는 버스(104)상으로 병렬/직렬 변환기(105)에 인가된다 변환기(105)의 직렬 출력은 전기적 동작 가능한 스위치 유닛(106)의 제 1 입력에 인가된다. 병렬/직렬 변환기(66)의 직렬 출력은 스위치 유닛(106)의 제 2 입력에 인가된다. 코딩 장치는 코딩 장치를 제 1 및 제 2 상태로 번갈아 되게 하는 목적에 적합된 제어 회로(77)에 의해 제어된다. 제 1 상태에서, 바람직하게는 짝수인 사전 규정된 수의 정보 워드가 스위치 유닛 (106)을 통해 신호 라인(70)에 직렬로 인가된 코드 워드로 변환된다. 제 1 상태로부터 제 2 상태로의 전이에서, 정보 워드의 변환이 중단되고, 상태 워드에 의해 설정된 동기 워드가 메모리(103)에 의해 전달되어 병렬/직렬 변환기(104) 및 스위치 유닛(106)을 통해 신호 라인(70)에 인가된다. 부가하여, 제 2 상태로부터 제 1 상태로의 전이에서, 버퍼 메모리에는 제어 회로(107)의 제어하에서 전달된 동기 워드에 의해 결정된 새로운 코딩 상태가 적재되며, 이후 정보 워드로부터 코드 워드로의 변환은 코딩 장치가 제어 회로(107)에 의해 제 2 상태로 다시 되기 까지 다시 계속된다.
제 5 도는 상기 설명된 방법의 실행에 의해 얻어진 변조 신호를 정보 워드 시퀀스로 재변환하는데 대하여, 본 발명에 따른 디코딩 장치(150)에 대한 실시예를 도시한다. 디코딩 회로는 변조 신호(7)가 인가되는 두 직렬 배치 시프트 레지스터를 포함한다. 시프트 레지스터(111 및 112) 각각은 n 비트 코드 워드의 길이에 대응하는 길이를 갖는다. 시프트 레지스터(111 및 112)의 내용은 병렬 출력을 통해 각 버스 (113 및 114)로 전달된다. 디코딩 장치는 (n+p)/m 비트 변환기(115)를 포함한다. 시프트 레지스터(112)에 이용가능한 모든 n 비트는 버스(114) 및 제어가능한 인버터 회로(110)를 통해 변환기(115)의 입력에 인가된다. 시프트 레지스터(111)에 이용가능한 n 비트로부터, 시프트 레지스터(112)의 n 비트와 함께 고유하게 정보 워드를 설정하는 p개의 비트들이 변환기(115)로 인가된다. 이 예에서 p개의 비트들은 비트 x1 및 x8 이 된다. 변환기(115)는 n 비트 코드 워드의 n 비트와 이 코드 워드에 이은 비트 스트링부의 사전 규정된 p개의 비트들에 의해 형성된 각각의 허용 비트 조합에 대한 m 비트 정보 워드를 포함하는 룩업 테이블을 갖는 메모리를 포함한다. 하지만,변환기는 또한 게이트 회로에 의해 형성될 수도 있다. 제어 가능한 인버터 회로(110)가 레지스터(112)의 출력과 변환기(115)의 입력 사이에 삽입됨에 따라, 변환기는 세트 V1 내지 V7 로부터의 코드 워드를 처리할 수 있게 될 필요만 있을 뿐이다. 이러한 점에 대하여, 흘수 주기 I 에서의 코드 워드는 짝수 주기 II 에서의 코드 워드에 반전이 된다. 이때 디코딩 장치는 교대로 인버터 회로(110)를 (짝수 수기에서) 활성화하고(홀수 주기에서) 비활성화하는 수단을 포함하게 된다. 인버터 회로(110)는 비활성 상태에서 변형되지 않은 그 입력상에 수신된 코드 워드를 변환기(115)로 전송하는 통상 형태가 된다. 활성 상태에서 인버터 회로(110)는 수신된 코드 워드를 반전 형태로 변환기에 전송한다.
변환기(115)에 의해 실행된 변환 및 인버터 회로(110)의 제어는 동기화 회로(117)에 의해 통상의 방법으로 동기화될 수 있으며, 전체로서 코드 워드가 시프트 레지스터(112)에 적재되는 매시간 변환기(115)의 입력에 인가된 비트 조합에 대응하는 정보 워드는 변환기의 출력상에서 이용 가능하다.
버스(113 및 114)에 연결되며 동기 워드에 대응하는 비트 패턴을 검출하는 동기 워드 검출기(16)가 동기 처리중에 적절히 이용된다.
제 6도는 상기 기재된 본 발명의 방법으로 얻어질 수 있는 신호를 도시한다. 이 신호는 일련의 q 의 연속하는 정보 신호부(160)를 포함하며, 여기서 q 는 정수이고, 그 신호부는 q 정보 워드를 표시한다. 제 6 도에서 161 로 참조된 동기 신호부가 정보 신호부 사이에 삽입된다. 다수의 정보 신호부(160)가 상세히 도시된다. 정보 신호부(160) 각각 제 1(로우) 신호값 L 또는 제 2(하이) 신호값 H 를 갖는 이경우에는 9 인 n 비트셀을 포함한다. 동일한 신호값을 갖는 연속하는 비트셀 수는 최소 1, 최대 9 와 같다. 코드 워드의 디지털 합산치 종속 선택에 기인하여, 그 신호의 임의의 포인트에서 제 2 신호값을 갖는 비트셀과 제 1 신호값을 갖는 비트셀 수 간의 차이의 실행값은 이 포인트를 앞선 신호부에서 실질적으로 일정하다. 디지털 합산치 "-3" 또는 "4"가 되는 각각의 정보 신호부는 고유하게 한 정보 워드를 설정한다. 인접하는 신호부와 함께 디지털 합산치 "-2" 내지 "3"중 하나가 되는 코드 워드를 나타내는 각각의 정보 신호부는 고유하게 한 정보 워드를 설정한다.
제 6 도에서 이들은 실례로 정보 신호부(160a 및 160b)가 된다. 다음 신호부의 제 1 및 제 8 부분상의 비트셀과 함께 이들 정보 신호부는 워드값 "61" 및 "58"을 갖는 정보워드를 설정한다.
제 7 도는 실례로서 본 발명에 따른 레코드 캐리어(120)를 도시한다. 하지만, 레코드 캐리어는 다른 형태 실례로, 다른 자화 방향을 갖는 자기 영역 형태의 정보 패턴을 실행하는 자기적으로 검출 가능한 자기테이프가 될 수 있다. 도시된 레코드 캐리어는 디스크 형태이다. 하지만, 본 발명은 테이프와 같은 레코드 캐리어에 적용될 수도 있다.
디스크형 레코드 캐리어(120)는 트랙(121)에 배치된 정보 패턴을 갖는다. 제 8 도는 트랙(121)의 확장된 한 부분(122)을 나타낸다. 제 8 도에 도시된 트랙(121)의 부분에 정보 패턴은 실례로 광학적으로 검출 가능한 마크의 형태로 제 1 부분(123)과 실례로 마크 사이에 위치된 랜드인 제 2 부분(124)을 포함한다. 제 1 및 제 2 부분은 트랙(125)의 방향으로 교대로 나타나게 된다. 제 1 부분(123)은 제 1 검출 가능한 특성을 나타내고, 제 2 부분 (124)은 제 1 검출가능한 특성과는 구별가능한 제 2 특성을 나타낸다. 제 1 부분(123)은 실례로 로우 신호 레벨 L 인 한 신호 레벨을 갖는 변조 2 진 신호(7)의 비트셀(12)을 갖는다. 제 2 부분(124)은 실례로 하이 신호 레벨 H 인 다른 신호 레벨을 갖는 비트셀(11)을 나타낸다. 레코드 캐리어(12)는 먼저 변조된 신호를 발생하고 다음에 정보 패턴을 실행하는 레코드 캐리어를 가지므로써 얻어질 수 있다. 레코드 캐리어가 광학적으로 검출 가능한 형태중 하나라면, 레코드 캐리어는 변조된 신호(7)에 기초하여 공지된 마스터링 및 재복사 기술로 얻어질 수 있다.
제 9 도는 정보 기록용 기록 장치를 도시하며, 이것은 실례로 제 3 도에 도시된 코딩 장치(140)인 본 발명에 따른 코딩 장치가 이용된다. 기록 장치에 있어서, 변조된 신호를 전달하는 신호 라인이 기입 가능한 형태의 레코드 캐리어(143)가 그에따라 이동하게 되는 판독 헤드(142)에 대한 제어 회로(141)에 연결된다. 기록헤드(142)는 레코드 캐리어(143)상에 검출가능한 변경을 갖는 마크를 기록할 수 있는 통상의 형태이다. 제어 회로(141) 역시 제어 회로(140)에 인가되는 변조 신호에 응답하여 기록 헤드에 대한 제어 회로를 발생하는 통상의 형태이며, 기록 헤드(142)는 변조 신호에 대응하는 마크의 패턴을 실현한다.
제 10 도는 실례로 제 11 도에 도시된 디코딩 장치(150)인 본 발명에 따른 디코딩 장치가 이용되는 판독 장치를 도시한다. 판독 장치는 변조 신호에 대응하는 정보 패턴이 기록되는 본 발명에 따른 레코드 캐리어를 판독하는 통상 형태의 판독 헤드를 포함한다. 그와 함께 판독 헤드(150)는 판독 헤드(150)에 의해 판독된 정보 패턴에 따라 변조된 아날로그 판독 신호를 발생한다. 이러한 판독 신호는 디코딩 회로(153)에 전달되는 2 진 신호로 변환되고, 그 변환은 실례로 소위 부분 응답 검출기인 통상 형태의 검출 회로(152)에 의해 달성된다.

Claims (35)

  1. m(m 은 정수) 비트 정보 워드들의 시퀀스를 변조된 2 진 신호로 변환하는 방법으로서,
    n(m 을 초과하는 정수) 비트 코드 워드가 상기 시퀀스로부터의 각각의 수신된 정보 워드에 대하여 전달되며, 상기 전달된 코드 워드들은 제 1 신호값을 갖는 비트셀들과 제 2 신호값을 갖는 비트셀들을 포함하는 변조된 신호로 변환되고, 상기 변조된 신호는 상기 전달된 각 코드 워드들에 대해 대응하는 신호부를 포함하며, 상기 코드 워드들 중 한 코드 워드가 변환될 정보 워드들로 할당될 때 이 코드 워드는 코드 워드들의 세트로부터 선택되는데, 상기 코드 워드들의 세트는 코드 워드가 전달된 후에 결정된 코딩 상태에 의존하고, 상기 상태는 상기 전달된 코드 워드에 대응하는 상기 변조된 신호부의 끝에서의 디지털 합산치에 관련되며, 상기 디지털 합산치는 상기 변조된 신호의 직전 부분에 대하여 제 1 값을 갖는 비트셀들의 수와 제 2 값을 갖는 비트셀들의 수의 차이의 실행값(running value)을 나타내는, 상기 변환 방법에 있어서,
    적어도 하나의 상기 디지털 합산치들이 제 1 형태의 코딩 상태들의 쌍의 제 1 또는 제 2 코딩 상태를 결정하며, 상기 쌍의 제 1 또는 제 2 코딩 상태는 이전에 전달된 코드 워드에 대응하는 상기 정보 워드에 응답하여 결정되고, 상기 제 1 형태의 코딩 상태들의 각각의 쌍에 속하는 상기 코드 워드 세트들은 어떠한 코드 워드도 공통으로 포함하지 않는 것을 특징으로 하는, 변환 방법.
  2. 제 1 항에 있어서, 적어도 다수의 상기 코드 워드들이 전달될 때, 상기 결정된 코딩 상태는 제 2 형태이며, 상기 제 2 형태의 코딩 상태는 그러한 전달된 코드 워드에 대응하는 정보 워드에 무관하며, 미리 정의된 범위내에 있는 각각의 디지털 합산치는 상기 제 2 코딩 상태의 코딩 상태들 중 한 상태를 결정하거나, 그러한 전달된 코드 워드에 속하는 정보 워드와 함께 상기 제 1 형태의 그러한 코딩 상태들의 쌍 중 제 1 또는 제 2 코딩 상태를 결정하는 것을 특징으로 하는, 변환 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 형태의 상기 코딩 상태들의 쌍에 속하는 상기 코드 워드들의 세트들은 상기 코드 워드에서의 p개의(p 는 n보다 작은 정수) 미리 정의된 비트 위치들에서 비트들의 상기 신호값에 기초하여 상호 구별 가능한 것을 특징으로 하는, 변환 방법.
  4. 제 3 항에 있어서,
    동기화(sync) 워드들이 상기 코드 워드의 시퀀스에 삽입되며, 상기 동기화 워드들은 상기 코드 워드들에 의해 형성된 비트 스트링에서 발생할 수 없는 비트 패턴들을 나타내고, 상기 동기화 워드들은 다른 비트 패턴들을 가지며, 사용되는 각각의 동기화 워드는 상기 코딩 상태에 의존하며,
    일단 동기화 워드가 삽입되면, 미리 정의된 코딩 상태가 다음 정보 워드의 변환에 대해 결정되고, 상기 동기화 워드들은 상기 제 2 형태의 상기 코딩 상태들에 속하는 상기 코드 워드들의 세트들이 상호 구별 가능하게 되는 방법에 대응하는 방법으로 미리 정의된 비트 위치들에서 상기 비트들의 신호값들에 기초하여 상호 구별가능한 것을 특징으로 하는, 변환 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    n 은 홀수이며, 짝수 합산치에 관련된 세트들의 코드 워드들은 홀수 합산치들에 관련된 세트들의 코드 워드들의 역인 것을 특징으로 하는, 변환 방법.
  6. 제 3 항에 있어서,
    m은 8과 같고, n은 9 와 같은 것을 특징으로 하는, 변환 방법.
  7. 제 5 항에 있어서,
    p 는 2 와 같은 것을 특징으로 하는, 변환 방법.
  8. 제 6 항에 있어서,
    코딩 상태가 관련되는 다른 디지털 합산치들의 수는 8 과 같으며, 8 개의 다른 디지털 합산치들의 양 극값들은 상기 제 2 형태의 코딩 상태와 관련되고, 8 개의 다른 합산치들 중 나머지 값들은 상기 제 1 형태의 두 코딩 상태들에 각각 관련되는 것을 특징으로 하는, 변환 방법.
  9. 제 8 항에 있어서,
    상기 코드 워드 세트들은 상기 코드 워드들에 대응하는 상기 신호 부분들의 끝들 사이의 상기 디지털 합산치가 10 개의 다른 값들의 범위내에 남아 있는 코드 워드들만을 포함하는 것을 특징으로 하는, 변환 방법.
  10. 제 1 항 또는 제 2 항에 청구된 바와 같은 방법을 구현하여, 변조된 신호가 발생되고, 이어서 상기 레코드 캐리어가 상기 신호를 나타내는 정보 패턴을 받는 상기 레코드 캐리어를 제조하는 방법.
  11. m(m 은 정수) 비트 정보 워드들의 시퀀스를 변조된 2 진 신호로 변환하는 장치로서,
    상기 시퀀스로부터의 상기 각 m 비트 정보 워드들을 n(m 보다 큰 정수) 비트 코드 워드로 변환하는 m/n 변환기와, 상기 m/n 변환기에 의해 변환된 코드 워드들을 제 1 신호값을 갖는 비트셀들과 제 2 신호값을 갖는 비트셀들을 포함하고 전달된 코드 워드 각각에 대해 대응하는 신호부를 포함하는 변조된 신호로 변환하는 변환기 수단과, 상기 전달된 코드 워드에 대응하는 상기 변조된 신호부의 끝에서 디지털 합산치에 관련된 코딩 상태를 결정하는 결정 수단으로서 상기 디지털 합산치는 직전에 변조된 신호부에 대하여 제 1 값을 갖는 비트셀들의 수와 제 2 값을 갖는 비트셀들의 수 사이의 차의 실행값을 나타내는 상기 결정 수단을 포함하며, 상기 m/n 변환기는 상기 변환을 위해 상기 코딩 상태에 의존하는 코드 워드들의 세트로부터 코드 워드를 선택하는 수단을 포함하는 상기 변환 장치에 있어서,
    상기 코딩 상태를 결정하는 수단은 적어도 다수의 디지털 합산치들에 대하여 제 1 형태의 코딩 상태들의 쌍의 제 1 또는 제 2 코딩 상태를 결정하도록 배열되고, 상기 코딩 상태를 결정하는 수단은 이전에 전달된 코드 워드에 대응하는 정보 워드에 응답하여 상기 쌍의 제 1 또는 제 2 코딩 상태를 결정하는 수단을 포함하며, 상기 제 1 형태의 코딩 상태들의 각 쌍에 속하는 상기 코드 워드들의 세트들은 어떠한 코드 워드도 공통으로 포함하지 않는 것을 특징으로 하는, 변환 장치.
  12. 제 11 항에 있어서,
    상기 제 1 형태의 상기 코딩 상태들의 쌍들에 속하는 상기 코드 워드들의 세트들은 상기 코드 워드들내의 p개의(p 는 n 보다 작거나 같은 정수) 미리 정의된 위치들 상의 비트들의 상기 신호 값들에 기초하여 상호 구별가능한 것을 특징으로 하는, 변환 장치.
  13. 제 12 항에 있어서,
    상기 장치는 상기 코드 워드들 사이에 동기화 워드들을 삽입하는 수단을 포함하고, 상기 동기화 워드들은 상기 코드 워드들에 의해 형성된 비트 시퀀스에 발생할 수 없는 비트 패턴들을 나타내며,
    상기 장치는 삽입될 동기화 워드들을 선택하는 수단을 포함하고, 상기 동기화 워드들은 설정된 코딩 상태에 따라 다른 비트 패턴들을 가지며, 상기 동기화 워드들은 상기 제 2 형태의 코딩 상태들에 속하는 코드 워드들의 세트들이 상호 분별 가능하게 되는 방법에 대응하는 방식으로 미리 정의된 비트 위치들 상의 비트들의 신호들에 기초하여 상호 구별 가능하게 되는 것을 특징으로 하는, 변환 장치.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    n 은 홀수이고, 상기 장치는 전달된 코드 워드들에 대응하는 상기 변조된 신호의 정보 신호부들의 반전을 실현하는 제어가능한 인버터 수단과, 상기 코드 워드들의 전달에 대응하는 타이밍으로 상기 인버터 수단을 교대로 활성 및 비활성화하는 수단을 포함하는 것을 특징으로 하는, 변환 장치.
  15. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    m 은 8 과 같고, n 은 9 와 같은 것을 특징으로 하는, 변환 장치.
  16. 제 15 항에 있어서,
    p 는 2 와 같은 것을 특징으로 하는, 변환 장치.
  17. 제 15 항에 있어서, 코딩 상태가 관련되는 다른 디지털 합산치들의 수는 8과 같고, 상기 8 개의 다른 디지털 합산치들 중 양 극값들은 상기 제 2 형태의 코딩 상태와 관련하며, 상기 8 개의 다른 합산치들 중 나머지 값들은 상기 제 1 형태의 두 개의 코딩 상태들 각각에 관련되는 것을 특징으로 하는, 변환 장치.
  18. 제 17 항에 있어서, 상기 코드 워드들의 세트들은 상기 코드 워드들에 대응하는 신호부들의 끝들 사이의 상기 디지털 합산치가 10 개의 다른 값들의 범위내에 계속 존재하는 코드 워드들만을 포함하는 것을 특징으로 하는, 변환 장치.
  19. 정보를 나타내는 정보 워드들의 시퀀스를 변조된 신호로 변환하는 제 11 항 내지 제 13 항 중 어느 한 항에 청구된 바와 같은 코딩 장치와, 상기 신호에 대응하는 정보 패턴을 레코드 캐리어에 기록하는 수단을 포함하는, 정보기록장치.
  20. q(q 는 정수) 정보 워드들을 나타내는 q 개의 연속하는 정보 신호부들의 시퀀스를 포함하는 신호로서,
    상기 정보 신호부들의 각각은 제 1 또는 제 2 신호값을 갖는 n 비트셀들을 포함하고, 정보 신호부들의 미리 정의된 그룹에 속하는 각각의 정보 신호부는 고유하게 정보 워드를 설정하며, 상기 동일한 신호값을 갖는 연속하는 비트셀들의 수는 1 보다 크거나 같고 k(k 는 정수)보다 작거나 같은, 상기 신호에 있어서,
    인접하는 정보 신호부와 함께, 정보 신호부들의 제 2 그룹에 속하는 정보 신호부 각각은 고유하게 정보 워드를 설정하며,
    상기 정보 신호부는 정보 신호부들의 한 세트에 속하며, 상기 세트는 이전 정보 신호부에 의해 결정되는 코딩 상태에 의존하며, 상기 상태는 상기 전달된 정보 신호부에 대응하는 상기 변조된 신호부의 끝에서의 디지털 합산치에 관련되며, 상기 디지털 합산치는 상기 변조된 신호의 직전 부분에 대하여 제 1 신호값을 갖는 비트셀들의 수와 제 2 신호값을 갖는 비트셀들의 수 사이의 차이의 실행값을 나타내며,
    적어도 하나의 상기 디지털 합산치들이 제 1 형태의 코딩 상태들의 쌍의 제 1 또는 제 2 코딩 상태를 결정하며, 상기 쌍의 제 1 또는 제 2 코딩 상태는 상기 이전 정보 신호부에 대응하는 상기 정보 워드에 응답하여 결정되고, 상기 제 1 형태의 코딩 상태들의 각각의 쌍에 속하는 상기 정보 신호부 세트들은 어떠한 정보 신호부도 공통으로 포함하지 않는 것을 특징으로 하는, 신호.
  21. 제 20 항에 있어서,
    상기 정보 신호부들의 끝에서의 디지털 합산치는 N 개의 다른 값들을 포함하는 미리 정의된 범위내에 있는 것을 특징으로 하는, 신호.
  22. 제 20 항 또는 제 21 항에 있어서,
    각각의 정보 신호부에 대한 비트셀들의 수는 홀수이며, 상기 정보 신호부들은 교대로 나타나는 짝수 및 홀수 정보 신호부들로 분할되고, 상기 짝수 정보 신호부들과 정보 워드들 사이의 관계는 상기 홀수 신호부들의 반전과 상기 정보 워드들 사이의 관계와 동일한 것을 특징으로 하는, 신호.
  23. 제 20 항에 있어서,
    n은 9 와 같은 것을 특징으로 하는, 신호.
  24. 제 20 항, 제 21 항, 또는 제 23 항 중 어느 한 항에 있어서,
    제 1 그룹의 상기 정보 신호부들은 상기 정보 신호들내의 p개의(n 보다 작은 정수) 미리 정의된 위치들에서의 비트셀들의 상기 신호값들에 기초하여 제 2 그룹의 상기 정보 신호부들로부터 구별 가능한 것을 특징으로 하는, 신호.
  25. 제 24 항에 있어서,
    p 는 2 와 같은 것을 특징으로 하는, 신호.
  26. 제 24 항에 있어서, 상기 위치들에서의 상기 p개의 비트셀들은 관련된 정보 신호부의 끝 이후의 제 1 및 제 8 번째 비트셀들인 것을 특징으로 하는, 신호.
  27. 제 24 항에 있어서,
    상기 신호는 연속하는 정보 신호부들의 시퀀스에서는 발생하지 않는 비트셀 패턴들을 나타내는 동기화 신호부들을 포함하며, 인접하는 동기화 워드 또는 인접하는 정보 신호를 갖는 상기 제 2 그룹의 정보 신호부들의 각각은 고유하게 정보 워드를 설정하는 것을 특징으로 하는, 신호.
  28. 제 20 항, 제 21 항, 또는 제 23 항 중 어느 한 항에 청구된 바와 같은 신호가 트랙에 기록되는 레코드 캐리어로서,
    정보 패턴들은 신호 부분을 나타내며, 상기 정보 패턴들은 상기 트랙의 방향으로 교대로 나타나는 제 1 및 제 2 부분들을 포함하며, 상기 제 1 부분들은 제 1 검출 가능한 속성들을 나타내고 상기 제 2 부분들은 제 1 속성들과는 구별가능한 제 2 속성들을 나타내며, 상기 제 1 속성들을 갖는 부분들은 제 1 신호값을 갖는 비트셀들을 나타내고 상기 제 2 속성들을 갖는 부분들은 제 2 신호값을 갖는 비트셀들을 나타내는 것을 특징으로 하는, 레코드 캐리어.
  29. 제 20 항, 제 21 항, 또는 제 23 항 중 어느 한 항에 청구된 바와 같은 신호를 m 비트 정보 워드들의 시퀀스로 변환하는 디코딩 장치로서,
    상기 디코딩 장치는 상기 신호를 제 1 또는 제 2 신호값을 가지는 비트들의 비트 스트링으로 변환하는 변환기 수단을 포함하고, 상기 비트 스트링은 상기 정보 신호부들에 대응하는 n 비트 코드 워드들을 포함하고,
    상기 디코딩 장치는 코드 워드들의 시퀀스를 정보 워드들의 시퀀스로 변환하는 변환기 수단을 포함하며, 변환될 코드 워드들의 각각은 변환될 코드 워드에 따라 정보 워드에 할당되는, 상기 디코딩 장치에 있어서,
    상기 변환기 수단도 마찬가지로, 대응하는 코드 워드에 관한 p개의 미리 정의된 위치들에 위치된 비트 스트링의 비트들의 신호값들에 따르는 것과 같이 상기 정보 워드를 할당하도록 배열되는 것을 특징으로 하는, 디코딩 장치.
  30. 제 29 항에 있어서,
    n 은 홀수이고,
    상기 장치는 코드 워드 변환 후에 디코딩 상태를 어댑트하는(adapt) 어댑터 수단을 포함하며, 상기 변환기 수단은 상기 디코딩 상태에 의존하는 변환 규칙들에 따라 코드 워드들을 정보 워드들로 변환하도록 배열되는 것을 특징으로 하는, 디코딩 장치.
  31. 제 30 항에 있어서,
    상기 변환기 수단은 코드 워드가 변환되기 전에 변환될 코드 워드를 반전하는 인버터 수단을 포함하며, 상기 장치는 상기 디코딩 상태에 따라 상기 인버터 수단을 활성화하거나 활성화하지 않는 수단을 포함하는 것을 특징으로 하는, 디코딩 장치.
  32. 제 29 항에 있어서,
    n 은 9 와 같고, m 은 8 과 같으며, p 는 2 와 같은 것을 특징으로 하는, 디코딩 장치.
  33. 제 32 항에 있어서, p개의 미리 정의된 비트 위치들은 관련된 코드 워드의 끝을 지나는 제 1 및 제 8 번째 비트 위치들인 것을 특징으로 하는, 디코딩 장치.
  34. 제 29 항에 있어서,
    상기 장치는 상기 시퀀스의 연속 코드 워드들로 형성될 수 없는 비트 패턴들을 갖는 동기화 워드들을 검출하는 검출 수단을 포함하는 것을 특징으로 하는, 디코딩 장치.
  35. 정보가 정보 패턴의 형태로 기록된 레코드 캐리어를 판독하는 판독 장치에 있어서,
    상기 정보 패턴을 대응하는 2 진 판독 신호로 변환하는 변환 수단을 포함하고,
    상기 2 진 판독 신호를 m 비트 정보 워드들의 시퀀스로 변환하는 제 29 항에 청구된 바와 같은 디코딩 장치를 포함하는, 판독 장치.
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