KR950010213B1 - 디지탈 코드 변환 장치 및 방법 - Google Patents

디지탈 코드 변환 장치 및 방법 Download PDF

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내용 없음.

Description

디지탈 코드 변환 장치 및 방법
제1a도 내지 1d도는 디지탈 코드 변환 장치에 의해 변환되는 코드의 예를 보여주는 신호 파형도.
제2도는 본 발명에 따른 디지탈 코드 변조 회로의 실시예를 도시하는 블록 다이어그램.
제3도는 데이타 래치 회로와 선택기 회로를 도시하는 블록 다이어그램.
제4도는 제3도에 도시된 데이타 래치 회로와 선택기 회로의 동작을 설명하는 표.
제5도는 C-패턴 검출 회로를 도시하는 블록 다이어그램.
제6도, 7도 및 8도는 C-패턴 검출 회로의 동작을 설명하는 표.
제9도는 인코더 회로를 도시하는 블록 다이어그램.
제10 및 11도는 인코더 회로의 동작을 설명하는 표.
제12도는 데이타 변환 회로를 도시하는 블록 다이어그램.
제13도는 본 발명에 따른 디지탈 코드 복조 회로의 실시예를 도시하는 블록 다이어그램.
제14도는 디지탈 코드 복조 회로를 위한 입력 데이타 래치 회로와 데이타 복조 회로를 도시하는 블록 다이어그램.
제15도는 C-패턴 검출 회로를 도시하는 블록 다이어그램.
제16도는 윈도우 검출 회로를 도시하는 블록 다이어그램.
제17도는 데이타 선택 회로, 시프트 회로 및 출력 데이타 래치 회로를 도시하는 블록 다이어그램.
제18도는 변조기의 회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
2 : 직렬/병렬 변환기 회로 3 : 병렬/직렬 변환기 회로
4 : 데이타 래치 회로 8 : 선택기 회로
16 : C-패턴 검출 회로 17 : 인코더 회로.
본 발명은 디지탈 코드 변환 장치에 관한 것으로서, 특히 병렬식으로 디지탈 코드를 처리하는 인코딩 또는 디코딩 장치에 관한 것이다.
종래에는 디지탈 식으로 인코드된 비디오 신호 등을 디지탈 VTR과 같은 코드 기록/재생 장치에 기록 또는 재생할 때, 상기 신호를 기록하기 위해서는 디지탈 코드 변조 회로를 사용하여 상기 신호를 원하는 신호 포맷으로 변환하였으며, 또한 본래의 디지탈식으로 인코드된 비디오 신호를 얻기 위해서는 상기 기록된 신호를 재생하고 디지탈 코드 복조 회로를 사용하여 변환하였다.
즉, 비디오 신호와 같은 아날로그 신호는 샘플되어 연속적으로 8-비트 디지탈 정보로 인코드된 후 병렬/직렬 변환 회로에 의해 처리되어 소정 클럭 신호와 동기하여 직렬 데이타로 된다.
이때, 논리 레벨이 상기 직렬 데이타의 논리 레벨에 대응하여 반전되는 NRZ(0으로 되지 않음) 변조 포맷으로 변조된 데이타가 얻어짐으로써 NRZ 데이타가 제공된다.
또한, MFM 데이타를 얻기 위해 사용되는 변조 방법 MFM(수정된 주파수 변조) 포맷이 제공되어 있다. 이 MFM 포맷에 따라, NRZ 데이타의 비트셀이 논리 0상태에 있을 때, 대응 논리 레벨은 단지 1클럭 주기전에 나타나는 NRZ 데이타의 비트 셀이 논리 0에 있을 때인 클럭 신호의 상승 시간에 반전되며(이후에는 이것을 제1조건이라 칭함), NRZ 데이타의 비트 셀의 논리 레벨이 논리 1상태에 있을 때, 대응 논리 레벨은 클럭 신호의 하강 시간 즉, 클럭 신호의 한 클럭 주기 중앙에 있는 시간에서 반전된다(이후에는, 이것을 제2조건이라 칭함).
MFM 데이타를 기초하여 자기 테이프상에 신호가 기록될 때, 단지 작은 양의 저주파수 성분을 포함하는 기록된 데이타는 직렬 데이타로 동일한 논리 레벨로 연속해서 정보가 나타날지라도 얻어질 수 있으며, 또한 복조도 동일 시간에 클럭 신호를 기록시킬 필요없이도 쉽게 실행된다.
그러나, MFM 데이타 DM(제1a도)이 제1도에 도시된 바와같이 D.C. 성분(즉, 디지탈 합산값 또는 DSV)를 포함하기 때문에 몇몇 비디오 신호의 경우에 D.C 성분이 계속해서 누산되고, 그 결과로 D.C. 레벨 SD(제1b도)가 상당한 변화를 나타내는 문제점이 있어 왔다.
상기 문제점을 해결하기 위하여, D.C. 레벨이 소정값 이상으로 변하지 않도록 하기 위해 일본국 특허 제52-114206호 또는 미합중국 특허 제3,108,261호에 제안되어 있는 M2FM(수정된 밀러 주파수 변조) 방식에 따른 디진탈 코드 변조가 디지탈 VTRs에 사용된다.
즉, 이 방식에서, MFM 데이타 DM의 변조 포맷에 사용되는 제1 및 제2상태에 부가하여 제3조건이 제공된다.
제3상태는 논리 레벨이 1인 NRZ 데이타의 데이타 비트가 연속해서 나타날 때, 그리고 연속적인 논리 1의 NRZ 데이타의 데이타 비트 수가 우수(이후 부터는 패턴 C라 칭함)이면, 이에 연속하는 마지막 데이타 비트의 논리 “1”의 전이(transition) 또는 반전(inversion)을 금지하는 것이다. 이것은 DC 레벨 SD1(제1c도)에서의 작은 변화를 나타내는 M2데이타 DMM(제1d도)가 얻어질 수 있도록 MFM 데이타 DM의 전이방향을 전체적으로 반대로 되게 한다.
그러나, M2데이타 DMM을 위하여 디지탈 코드 변조 회로에서 NRZ 데이타를 변조시킬 때, 각 데이타 비트의 변조는 선행 NRZ 데이타 입력의 데이타 비트의 후속 NRZ 데이타 입력의 데이타 비트와의 논리 레벨에 따라 실행되야만 한다. 또한 M2데이타 DMM 디지탈 코드 복조에서, 신호는 M2데이타 DMM의 두 비트를 실행하는 익스클루시브 OR 동작에 의해 NRZ 데이타로 복조되어야만 하며, 동시에, 패턴 C의 존재 또는 부재가 검출되어야만 한다.
그러므로, 이러한 형태의 종래 디지탈 코드 변조 및 복조 회로에서, 입력 데이타는 연속해서 직렬로 처리된다. 따라서 M2데이타 DMM에 대한 종래의 디지탈 코드 변조 및 복조 회로에서, NRZ 데이타의 클럭 주파수에 2배의 주파수를 갖는 클럭 신호를 사용하여 처리해야만 한다.
실제로, VTRs에 사용하는 NRZ 데이타의 클럭 주파수는 높기 때문에, NTSC 시스템의 비디오 신호에서 클럭 신호 주파수에 2배인 약 120MHZ 또는 PAL 시스템의 경우에 약 160MHZ의 클럭신호가 사용되어야 하는 문제점이 있다. 더구나, 특정 재생 모드일 때는 NRZ 데이타 처리하는데 약 200MHZ의 클럭 신호가 필요하다.
이러한 클럭 신호가 사용될 때, 일반적인 논리 회로에 사용되는 TTL(트랜지스터 트랜지스터 논리) 및 CMOS(보상 금속 산화 반도체) 칩적 회로를 사용하여 디지탈 신호를 안정하게 변조하는 것은 어려우며, 그러므로, 현재까지는 디지탈 VTRs에서 디지탈 코드 변조 및 복조 회로는 예를들어 고속 스위칭 가능한 ECL(에미터 결합 논리, emitter coupled logic) 디지탈 집적 회로로 구성되어 왔다.
상기와 같은 구성 장치를 사용하면 디지탈 계산 변조 회로에서 전력 소비가 크게 되고, 결과적으로 직접회로의 복합성을 성취하기가 어렵다. 이와같이, 전체적으로 디지탈 VTR이 부피가 크게 되고 전력을 더 소비하며 값이 더 비싸지는 것이 당연한 것이었다.
본 발명의 목적은 종래의 결점이 극복되는 디지탈 코드 변환 장치를 제공하는 것으로서, 특히 많은 전력을 소비하고 고속 스위칭 회로를 사용할 필요없이 높은 반복 주파수의 데이타를 쉽게 변환시킬 수 있는 디지탈 코드 변환 회로를 제공하는 것이다.
본 발명에 따르면, 디지탈 코드 변환 장치는 입력 직렬 데이타를 수신하여 이것을 소정 클럭 주기에서 소정 비트로 차례로 시프트되는 병렬 데이타로 변환시켜, 전후 클럭 주기에서 소정 비트로 중복된 데이타를 가진 병렬 데이타를 출력하는 변환 회로와, 소정 비트로 중복된 데이타를 검출하고 상기 병렬 데이타를 소정 포맷의 데이타로 변환시키는 코드 변환 회로와, 상기 포맷화된 병렬 데이타를 직렬 데이타로 변환시키는 병렬/직렬 변환 회로를 포함한다.
본 발명에 따르면, 디지탈 코드 변환 장치는 직렬 데이타로 형성된 입력 데이타를 수신하여 상기 입력 신호를 소정 클럭 주기에서 소정 비트로 시프트되는 제1병렬 데이타로 변환시켜 전후 클럭 주기에서 제1병렬 데이타에 소정 비트로 중복된 데이타를 갖는 제2병렬 데이타를 출력하는 제1변환 회로와, 제2병렬 데이타를 제3병렬 데이타로 변환시키고, 제3병렬 데이타를 사용해 제3병렬 데이타내에 소정 비트로 형성되는 제4병렬 데이타를 출력시키는 코드 변환 회로와, 제5병렬 데이타를 얻기 위해 소정 비트로 제4병렬 데이타를 시프팅하고, 제5병렬 데이타를 직렬 데이타로 변환시키는 제2데이타 변환 회로를 더 포함한다.
본 발명의 상기 목적 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조로 상세히 설명된다.
먼저 디지탈 코드 변환 회로는 제2도 내지 12도를 참조하여 설명된다.
제2도를 보면, 참조 번호(1)는 본 발명의 전체적인 디지탈 코드 변조 회로를 가리킨다. 상기 변조 회로에서, 클럭 신호 CK의 상승 시간과 동기하는 NR 데이타 DN 출력은 직렬/병렬 변환기 회로(2)에 의해 수신되며, 상기 직렬/병렬 변환기 회로(2)에서 8-비트 병렬 데이타 NRZ0-NRZ7은 입력 데이타로부터 컷아웃되며 이들 병렬 데이타 NRZ0-NRZ7은 M2코드에 따라 병렬로 처리되어 병렬/직렬 변환기 회로(3)를 통하여 M2코드 데이타 DMM으로서 출력된다.
블록 형태에서, 디지탈 코드 변조 회로는 직렬/병렬 변환기 회로(2)를 포함하며, 상기 변환기 회로의 출력은 데이타 래치 회로(4)에 공급되고, 상기 래치 회로(4)의 출력은 선택기 회로(8)에 공급된다. C-패턴 검출 회로(16)와 인코더 회로(17)는 선택기 회로(8)의 출력을 수신한다. 또한, C-패턴 검출 회로(16)와 인코더 회로는 입력을 데이타로 변환 회로(50)에 공급하며, 상기 데이타 변환 회로(50)의 출력은 병렬/직렬변환기(3)에 의해 직렬 데이타로 변환된다.
후에 좀더 상세히 설명되겠지만, 상기 설명된 배열에 의해, NRZ 데이타 DN은 직렬/병렬 변환 회로(2)에서 8비트 데이타로 연속 커트되어, 래치 회로(4)를 통하여 병렬 데이타 NRZ0-NRZ7으로서 클럭 신호 CK8에서 선택기 회로(8)에 입력되며, 상기 CK8은 NRZ 데이타 DN에 대한 클럭 신호 CK를 8로 분할하여 얻어진 것이다.
선택기 회로(8)에서, 병렬 데이타 NRZ-NRZ7은 2비트 인터벌로 순차 시프트되는 4-비트 선택 데이타 Qn-1, Qn, Qn+1, Qn+2로 커트되어 클럭 신호 CK를 2로 분할하여 얻어진 분할 주파수 클럭 신호 CK2에서 C-패턴 검출 회로(16)와 인코더 회로(17)로 출력된다.
C-패턴 검출 회로(16)에서, 병렬 데이타 Qn-1, Qn, Qn+1및 Qn+2의 두 중앙 비트 Qn및 Qn+1은 NRZ 데이타 DN의 패턴 C에서 마지막 데이타의 논리 레벨이 논리 1에 있는 마지막 데이타에 대응하는지를 알기 위해 검사되며, 이 검사를 근거로, 병렬 데이타 Qn및 Qn+1에 대한 전이 정보 TFn, TCn, TFn+1및 TCn+1이 인코더(17)에 의해 얻어진다.
인코더(17)와 데이타 변환 회로(50)에서, 전이 정보 TFn, TCn, TFn+1및 TCn+1을 근거로 대응하는 2-비트 M2데이타 DMM은 1클럭 주기를 전반부와 후반부로 되도록 반으로 나눔으로써 4비트로 분할되며, 이에 의해 논리 레벨을 나타내는 병렬 M2데이타 Mn1, Mn2, Mn+11 및 Mn+22가 형성되어, 이들을 M2직렬 데이타 DMM으로 변환시키는 병렬/직렬 변환 회로(3)로 출력된다.
제3도를 보면, 데이타 래치 회로(4)는 NRZ 데이타 DN의 클럭 신호 CK와 동기하여 병렬 데이타 NRZ0-NRZ7을 래치하는 4-비트 래치 회로(5 및 6)와 2-비트 래치 회로(7)로 구성된다.
래치 회로(5 및 6)는 선택기 회로(8)에 연결되어 있어서 래치 병렬 데이타 NRZ0-NRZ7을 출력하며, 또한 래치 회로(5)에 의해 래치된 비트중 최상위 비트와 그다음 비트(상기 두 비트는 병렬 데이타 NRZ0-NRZ7 중에서 직렬/병렬 변환기 회로(2)로 입력되는 가장 최근의 데이타 DN으로 구성)는 래치 회로(7)를 통하여 선택기 회로(8)에 출력된다.
앞서의 결과로, 선택기 회로(8)에는 래치 회로(5 및 6)에 의해 래치된 직렬 데이타 NRZ0-NRZ7과 1클럭 주기 앞서서 래치된 직렬 데이타 NRZ6 및 NRZ7(지금부터는 NRZ6X 및 NRZ7X)로 표기됨, 또는 10비트의 직렬 데이타 NRZ6X-NRZ7X가 공급된다.
제3도에 도시된 바와같이, 선택기 회로(8)는 선택 신호 S0 및 S1에 응답하여 출력을 스위칭하는 4-비트 데이타 선택기 회로(10,11,12 및 13)와 NRZ 데이타 DN의 클럭 신호 CK를 2로 분할함으로써 얻어진 클럭 신호 CK2에서 동작하는 래치 회로(14)로 구성된다. 데이타 선택기 회로(10)의 입력 단자 A0, B0, C0 및 D0에는 직렬 데이타 NRZ6X, NRZ0, NRZ2 및 NRZ4가 각각 입력되고, 데이타 선택기 회로(11)의 입력단자 A1, B1, C1 및 D1에는 직렬 데이타 NRZ7X, NRZ1, NRZ3 및 NRZ5가 각각 입력되고, 데이타 선택기회로(12)의 입력 단자 A2, B2, C2 및 D2에는 직렬 데이타 NRZ0, NRZ2, NRZ4 및 NRZ6가 각각 입력되고, 데이타 선택기 회로(13)의 입력 단자 A3, B3, C3 및 D3에는 직렬 데이타 NRZ1, NRZ3, NRZ5 및 NRZ7이 각각 입력된다.
데이타 선택기 회로(10,11,12, 및 13)의 출력 X1-X4는 각각 래치 회로(14)의 각 입력에 인가되고, 이에따라 선택 데이타 Qn-1, Qn, Qn+1및 Qn+2가 제4도에 도시된 바와같이 직렬 데이타 NRZ6X-NRZ7으로부터 얻어지며, 4-비트 병렬 데이타로 구성된 상기 선택 데이타는 그들의 비트가 분할된 주파수 신호 CK2의 상승 시간에 2비트 인터벌로 연속 시프트되고, 두개의 오버랩된 비트는 각각의 선택 데이타와 선행 클럭 주기에서 얻어진 선택 데이타와 후속 클럭 주기에서 얻어진 선택 데이타에 포함되도록 되어 있다.
그리하여, 직렬/병렬 변환 회로는 2비트 인터벌로 시프트된 비트를 가지며 전후 클럭 주기에서 출력된 병렬 데이타와 각 1데이타 사이의 예정된 다수의 중복된 데이타를 포함하는 병렬 데이타 Qn-1, Qn, Qn+1및 Qn+2로 NRZ 데이타를 변환하기 위한 회로로서 작용한다.
본 실시예의 경우에서, 선택 데이타 Qn및 Qn+1는 병렬로, 즉, 동시에 처리되며, 선택 데이타 Qn및 Qn+1에 대응하는 M2데이타 DMM이 형성된다.
그 목적을 위해, 선택 데이타 Qn-1, Qn, Qn+1및 Qn+2는 C 패턴 검출 회로(16) 및 인코더(17)로 출력된다.
연속적으로 출력되는 선택 데이타 Qn내지 Qn+2에 근거한 C-패턴 검출 회로(16)는, (1) 선택 데이타 Qn및 Qn+1이 NRZ 데이타 DN의 최종 패턴 C에서 나타나는 데이타에 대응하는 데이타, 인가 (2) 그 논리 레벨이 논리 1에 있는가(즉, 제3조건이 충족되는가)를 검출하여, 선택 데이타 Qn및 Qn+1에 대응하는 C-패턴 검출 정보 Cn및 Cn+1로서 검출 결과를 인코더 회로(17)로 출력한다.
상술한 목적을 위해, 제5도에 도시된 바로서, C-패턴 검출 회로(16)는 선택 데이타 Qn및 Qn+1의 논리1 및 논리 0를 가지고 있는 데이타 비트의 수를 연속으로 카운트하기 위한 분할된 주파수 클럭 신호 CK2의 타이밍에서 작동하는 JK 플립플롭 회로로 구성된 카운터 회로(20 및 21)를 이용한다.
즉, 카운터 회로(20)는 선택 데이타 Qn및 Qn+1와 3-입력 AND 게이트(22)를 통하여 입력 단자 Jx에서 선택 데이타 Qn에 대한 C-패턴 검출 정보 Cn을 수신하며, 또한 선택 데이타 Qn+1와, OR 게이트(23)를 통하여 입력 단자 Kx에서 선택 데이타 Qn에 대한 C-패턴 검출 정보 Cn을 수신한다. 또한, 선택 데이타 Qn및 Qn+1에 대한 C-패턴 검출 정보 출력 Cn및 Qn+1은 OR회로(25 및 26)의 한 입력으로 각기 입력되며, 선택 데이타 Qn및 Qn+1는 익스클루시브 OR회로(24)를 통하여 OR회로(25 및 26)의 다른 각 입력으로 입력된다.
선택 데이타 Qn+1에 대한 C-패턴 검출 정보 Qn+1는 OR 회로(27)의 한 입력으로 공급되며 OR 회로(25)의 출력은 OR회로(27)의 다른 입력으로 공급된다. 카운터 회로(21)는 입력 Jy에서 OR 회로(27)의 출력을 수신한다. OR 회로(26)의 출력 및 선택 데이타 Qn에 대한 C-패턴 검출 정보 Cn는 OR 회로(28)의 각 입력으로 공급되며, OR회로의 출력(28)은 카운터 회로(21)의 입력 Ky로 공급된다.
따라서, 제6도에 도시된 바로서, C-패턴 검출 정보 Cn의 논리 레벨이 논리 1이거나 또는 선택 데이타 Qn+1의 논리 레벨이 논리 0일때, 카운터 회로(20)의 비반전 출력 Xn+1의 논리 레벨은 논리 0로 세트된다. 그와 반대로, C-패턴 검출 정보 Cn의 논리 레벨이 논리 0일때, 카운터 회로(20)의 비-반전 출력 Xn+1의 논리 레벨은 선택 데이타 Qn및 Qn+1의 논리 레벨이 각기 논리 0 및 논리 1일때 논리 1로 세트되며, 카운터 회로(20)의 비-반전 출력 Xn+1의 논리 레벨은 선택 데이타 Qn및 Qn+1의 논리 레벨이 모두 논리 1일때 분할된-주파수 클럭 신호 CK2의 1클럭 주기에서 존재하는 논리 레벨(즉, Xn-1)을 유지한다.
그 결과로서, 카운터 회로(20)는 선택 데이터 Qn및 Qn+1의 논리 레벨이 논리 0으로 세트될 때, 선택 데이타 Qn+1의 논리 레벨에 따라 세트되며, 그리고 선택 데이타 Qn및 Qn+1의 논리 레벨이 다시 논리 0로 될 때까지, 카운터 회로(20)는, 선택 데이타 Qn+1가 논리 1의 기수 데이타인지 또는 논리 1의 우수 데이타인지를 나타나는 두 비트의 카운트값을 논리 0의 선택 데이타 Qn및 Qn+1이 입력된 시간으로부터 계속 출력한다.
즉, 선택 데이타 Qn+1이 논리 1에서 우수 데이타 일때(즉, 선택 데이타 Qn+1에 대응하는 NRZ 데이타 DN이 논리 1로 세트된 논리 레벨을 갖는 NRZ 데이타 DN으로부터 우수 데이타인 경우에), 논리 0인 논리 레벨을 갖는 카운트 정보 Xn+1이 제공된다.
그리하여, 카운트 정보 Xn+1의 논리 레벨이 논리 0일때 선택 데이타 Qn또는 Qn+1의 논리 레벨이 논리0인가를 검출함으로써, 선택 데이타 Qn+1에 대응하는 NRZ 데이타 DN이 논리 1인 논리 레벨을 갖는 NRZ데이타에서 논리 1에 있는 우수 데이타인지를 결정하는 것이 가능하다.
한편, 선택 데이타 Qn의 논리 레벨이 논리 1의 논리 레벨이 계속으로 나타나는 NRZ 데이타 DN의 우수데이타에 대응할 때, 선택 데이타 Qn+1는 NRZ 데이타 DN의 기수 데이타에 대응하거나 또는 그 논리 레벨이 논리 0인 데이타에 대응하며 카운트 정보 Qn+1의 논리 레벨은 논리 1 또는 논리 0이 된다.
그리하여, 카운트 정보 Xn+1의 논리 레벨이 논리 1일 때, 선택 데이타 Qn에 대응하는 NRZ데이타 DN가 선택 데이타 Qn의 논리 레벨이 논리 0에 있는지를 검출함으로써 그 논리 레벨이 결과적으로 논리 1인 데이타 DN에서 우수 데이타인지를 결정하는 것이 가능하다.
제7도에 도시된 바와 같이, 선택 데이타 Qn, 또는 Qn+1에 대한 C-패턴 검출 정보 Cn또는 Cn+1이 논리 1일 때, 카운터(21)의 비-반전 출력 yn+1은 논리 0 또는 논리 1로 세트된다.
C-패턴 검출 정보 Cn및 Cn+1의 논리 레벨이 논리 0인 경우, 선택 데이타 Qn및 Qn+1의 논리 레벨이 서로 일치하지 않을 때 분할된 주파수 클럭 신호 CK2의 1클럭 주기전의 논리 레벨은 반전되며, 반면에 선택 데이타 Qn및 Qn+1의 논리 레벨이 서로 일치하지 않을 때 분할된-주파수 클럭 신호 CK2의 1클럭 주기전의 논리 레벨은 유지된다.
그 결과, C-패턴 검출 정보 Cn의 논리 레벨이 논리 0일 때 논리 0로 세트된 카운트 정보 yn+1는 분할된-주파수 클럭 신호 CK2의 타이밍에서 순차 출력된 선택 데이타 Qn및 Qn+1의 논리 레벨이 논리 0 또는 논리 1을 유지하는 한 그 논리 레벨을 유지한다.
C-패턴 검출 정보 Cn+1의 논리 레벨이 논리 1로 세트되었을 때, 카운트 정보 yn+1의 논리 레벨이 논리 1로 세트되어진 이후, 이 논리 레벨은 선택 데이타 Qn또는 Qn+1의 논리 레벨이 논리 0로 세트될 때 논리0으로 반전되며, 반면에 논리 레벨은 선택 데이타 Qn및 Qn+1의 논리 레벨이 동일한 레벨에서 유지되는 한 변하지 않고 유지된다.
앞서의 결과로서, 카운트 정보 Xn+1의 논리 레벨이 1이고 카운트 정보 Yn+1의 논리 레벨은 0일 때, 선택데이타 Qn+1에 대응하는 NRZ 데이타 DN은 논리 레벨이 논리 1에서 연속하는 NRZ 데이타 DN에서 우수의 데이타인 것을 확실하게 한다.
유사하게, 카운트 정보 Xn+1의 논리 레벨이 0이고 카운트 정보 Yn+1의 논리 레벨은 0일때, 선택 데이타 Qn+1에 대응하는 NRZ 데이타 DN은 논리 레벨이 논리 1에서 연속하는 NRZ 데이타 DN에서 기수의 데이타인 것을 검출할 수 있다.
상기 C-패턴 검출 회로(16)는, 카운터 회로(20)의 반전 출력으로부터 얻어진 신호 출력(
Figure kpo00001
)로 구성된 상기 카운트 정보 DC1를, 선택 데이타 Qn+1및 Qn+2를 수신하는 3-입력 AND 회로(31)와 선택 데이타 Qn+1을 수신하는 2-입력 AND 회로(30)에서 수신한다.
또한 C-패턴 검출 회로(16)는, 카운터 회로(21)의 반전 출력으로부터 얻어진 카운트 정보 (
Figure kpo00002
)의 신호로 구성된 카운트 정보 DCO를 선택 데이타 Qn을 수신하는 2-입력 AND 회로(32)에서 수신한다. AND회로(30 및 32)의 출력은 2-입력 AND 회로(33)의 두 입력에 공급하며 회로(33)의 출력은 Cn이다. 이러한 방식으로 선택 데이타 Qn에 대한 C-패턴 검출 정보 Cn이 얻어지며, 이 Cn은 AND 게이트(22)와 OR게이트(28)의 반전 입력, OR 게이트(23)의 비반전 입력 및 인코더 회로(17)에 각각 출력된다.
유사하게, AND 회로(31 및 32)의 출력은 2-입력 AND 회로(34)의 두 입력에 공급되며, 상기 회로(34)의 선택 데이타 Qn+1에 대한 C-패턴 검출 정보 Cn+1이다. 이 Cn+1은 OR 회로(27)의 반전 입력과 OR 게이트(26)의 비반전 입력 및 인코더 회로(17)로 각각 출력된다.
그러므로, 제8도에 도시된 바와 같이, C-패턴 검출 정보 Cn의 논리 레벨은, 카운트 정보 DC0 및 DC1의 논리 레벨이 각각 논리 1 및 논리 0이고 선택 데이타 Qn및 Qn+1의 논리 레벨은 각각 논리 1 및 논리 0일때, 논리 1로 상승한다.
한편,, 선택 데이타 Qn+1에 대한 C-패턴 검출 정보 Qn+의 논리 레벨은, 카운터 정보 DC0 및 DC1과 선택 데이타 Qn, Qn+1및 Qn+2의 논리 레벨이 각각 논리 1, 논리 1, 논리 1, 논리 1, 및 논리 0일때 논리 1로 상승한다.
이때에, AND 회로(30,31 및 32)로 입력되는 카운트 정보 DC1 및 DC0 입력이 선택 데이타 Qn, Qn+1및 Qn+2에 대한 카운터 회로(20 및 21)로부터 출력될 때, 분할된 주파수 신호 CK2의 1클럭 주기씩 지연되어 출력하며, 그 결과 카운터 정보 DC1 및 DC0는 제8도에 지시된 바와 같이 직렬 데이타 Qn, Qn+1및 Qn+2에 대응하는 1클럭 주기전의 타이밍에서 선택 데이타 Qn+1X및 Qn+2X의 카운트 정보를 나타내게 된다.
그러므로, 카운트 정보 DC1 및 DC0를 기초로 하여, 선택 데이타 Qn+1n및 Qn+2x에 대응하는 NRZ 데이타 DN의 논리 1에서 연속하는 NRZ 데이타 DN의 우수 데이타인지 또는 기수 데이타인지를 검출할 수 있으며, 그래서 카운트 정보 DC1 및 DC0를 이용하여 C-패턴 검출 정보 Cn또는 Cn+1의 논리 1상태를 검출함으로써, 선택 데이타 Qn및 Qn+1이 NRZ 데이타 DN의 제3조건에 적합한(즉 논리 레벨이 연속적으로 논리 1인 우수 데이타의 최종 NRZ 데이타에 대응하는) 데이타인지를 확실히 결정할 수 있다.
인코더 회로(17)는 예를들면, C-패턴 검출 회로(16)로부터 출력하는 C-패턴 검출 정보 Cn또는 Cn+1를 이용하여 선택 데이타 Qn-1, Qn, Qn+1및 Qn+2를 동시에 병렬로 처리하며, 선택 데이타 Qn및 Qn+1에 대응하는 NRZ 데이타 DN을 M2데이타로 변환할 때 논리 레벨의 상승 및 하강을 나타내는 전이 정보 TFn, TCn, TFn+1및 TCn+1을 제공한다.
즉, 제9도에 도시된 바와 같이, 선택 데이타 Qn-1및 Qn은 AND 게이트(40)의 두 입력에 각각 공급되며 선택 데이타 Qn와 C-패턴 검출 정보 Qn은 AND 게이트(41)의 두 입력에 각각 공급된다. AND 게이트(40 및 41)의 출력은 분할된 주파수 클럭 신호 CK2의 타이밍에서 작동하는 4-비트 D 플립플롭으로 형성된 게이트 회로(42)의 2 비트 입력 (D1 및 D2)에 각각 공급되며, 이것에 의해 선택 데이타 Qn에 대응하는 전이 정보 TFn및 TCn이 얻어진다.
그 결과로, 제10도에 도시된 바와 같이, 선택 데인타 Qn의 논리 레벨이 논리 0일 때, 선택 데이타 Qn-1의 논리 레벨이 0이면, 선단부 전이 정보(leading edge transition information) TFn의 논리 레벨은 논리 1로 상승하게 되며, 이것은 선택 데이타 Qn에 대응하는 M2데이타 DMM의 논리 레벨이 1클럭 주기 상승의 타이밍에서 반전되는 것을 나타낸다. 동시에, 중앙-비트셀 전이 정보 TCn은 논리 0으로 변화하게 되며, 이것은 논리 레벨이 한 클럭 주기의 중간의 시간점에서 반전되는 것을 나타낸다.
전술한 것은 선단부 전이 정보 TFn이 얻어지는 것을 의미하고, 이것은 선택 데이타 Qn에 대응하는 NRZ데이타에 연속하는 데이타는 논리 0의 데이타이며 M2데이타 DMM의 변환의 제1조건을 충족하며 따라서 대응하는 M2데이타 DMM의 논리 레벨은 클럭 신호 CK의 상승하는 타이밍에서 반전되는 것을 의미한다.
선택 데이타 Qn-1및 Qn의 논리 레벨이 각각 논리 1 및 논리 0일때, 전이 정보 TFn및 TCn은 모두 논리 0이다.
이것은 선택 데이타 Qn에 대응하는 NRZ 데이타 DN의 논리 레벨이 논리 0이고 선행 NRZ 데이타 DN의 논리 레벨이 1이며, 그러므로 제1, 제2 및 제3조건중의 어느 하나가 충족되지 않으며 선택 데이타 Qn에 대응하는 M2데이타 DMM의 논리 레벨이 반전되지 않는 것을 나타낸다.
선택 데이타 Qn-1및 Qn의 논리 레벨이 각각 논리 0 및 논리 1일 때, 중앙-비트셀 전이 정보 TCn의 논리 레벨은 논리 1로 상승한다.
이것은 선택 데이타 Qn에 대응하는 NRZ 데이타 DN의 논리 레벨이 논리 1 상태이고 상기 이전의 데이타 1 클럭 주기의 논리 레벨이 0임을 의미하며, 따라서 제2조건에 충족되어 M2데이타 DMM의 논리 레벨이 클럭 신호 CK의 하강의 타이밍에서 반전되는 것을 나타내는 중앙-비트셀 전이 정보 TCn이 얻어진다.
C-패턴 검출 정보 Cn이 논리 0인 동안에 선택 데이타 Qn-1및 Qn의 논리 레벨이 논리 1일 때, 중앙-비트셀 전이 정보 TCn의 논리 레벨은 논리 1로 상승한다.
이것은 선택 데이타 Qn에 대응하는 NRZ 데이타 DN의 논리 레벨이 연속적으로 논리 레벨 1인 NRZ 데이타의 중간에서 논리 1임을 의미하며, 그래서 제2조건이 충족되어 M2데이타 DMM의 논리 레벨이 클럭 신호 CK의 하강의 타이밍에서 반전되는 것을 나타내는 중앙-비트셀 전이 정보 TCn이 얻어진다.
선택 데이타 Qn-1및 Qn의 논리 레벨이 논리 1이고 C-패턴 검출 정보 Cn의 논리 레벨이 논리 1로 상승할 때, 전이 정보 TFn및 TCn의 논리 레벨은 논리 0이 된다.
이것은 선택 데이타 Qn에 대응하는 NRZ 데이타 DN이 논리 레벨이 패턴 C의 논리 레벨이 1인 최종 NRZ 데이타 DN인 경우이고, 그러므로 M2데이타 DMM 내로 변환하는 제3조건에 해당되어 선택 데이타 Qn에 대응하는 M2데이타 DMM은 반전되지 않는다.
또한, 인코더 회로(17)에서, 선택 데이타 Qn및 Qn+1는 AND 게이트(43)의 두 입력에 각각 공급되며 선택 데이타 Qn+1과 C-패턴 검출 정보 Cn+1는 AND 게이트(44)의 두 입력에 공급된다. AND 게이트(43 및 44)의 출력은 게이트 회로(42)의 잔여 2-비트 D 플립플롭 회로(D3 및 D4)에 각각 공급되고, 이것에 의해 선택 데이타 Qn+1에 대응하는 전이 정보 TFn+1및 TCn+1이 출력된다.
제11도에 도시된 바와 같이, NRZ 데이타 DN을 M2데이타 DMM으로 변환하기 위하여, 선택 데이타 Qn+1에 대응하는 M2데이타 DMM에 대한 전이 정보 TFn+1및 TCn+1을 선택 데이타 Qn의 경우와 유사하게 형성한다. 제2도에 도시된 바와 같이, 이러한 데이타는 선택 데이타 Qn에 대응하는 M2데이타 DMM의 전이 선택 데이타 Qn에 대응하는 M2데이타 DMM의 전이 정보 TFn및 TCn과 함께 데이타 변환 회로 (50)에 전송된다.
제12도에 도시된 바와 같이, 데이타 변환 회로(50)는 동시에, 병렬로 전이 정보 TFn, TFn+1, TCn및 TCn+1을 동시에 병렬로 처리하며, 데이타 Mn1, Mn2, Mn+11 및 Mn+12(이후부터 병렬 M2데이타로 칭함)를 제공하며, 이것은 선택 데이타 Qn및 Qn+1에 대응하는 M2데이타 DMM의 1클럭 주기의 전반부 및 후반부의 논리 레벨을 나타낸다.
데이타 변환 회로(50)는 분배된 주파수 클럭 신호 CK2의 타이밍에서 작동하는 네개의 D 플립플롭 회로로 구성된 게이트 회로(51 및 52)를 포함하며, 선택 데이타 Qn를 기초로 형성된 전이 정보 TFn및 TCn에서 선단부 전이 정보 TFn은 게이트 회로(51)의 제1D 플립플롭 회로의 입력 D1으로 수신되고, 또한 선단부 전이 정보 TFn과 중앙-비트셀 전이 정보 TCn은 익스클루시브 OR회로(53)의 두 입력에 공급되며 상기 회로(53)의 출력은 게이트 회로(51)의 제2D 플립플롭 회로의 입력 D2에 공급된다.
선택 데이타 Qn+1를 기초로 형성된 전이 정보 TFn+1와 TCn+1중 선단부 전이 정보 TFn+1과 익스클루시브 OR 회로(53)의 출력은 익스클루시브 OR 회로(54)의 두 입력으로 각각 공급되며 상기 회로(54)의 출력은 게이트 회로(51)의 제3D 플립플롭의 입력 D3에 공급된다. 중앙-비트셀 전이 정보 TCn+1은 게이트 회로(51)의 잔여 제4D 플립플롭 회로의 입력 D4으로 제공된다.
게이트 회로(51)의 제3 및 제4D 플립플롭 회로의 출력 Q3및 Q4는 익스클루시브 OR 회로(55)의 두 입력에 공급된다.
상기 기술된 장치에 의해서, 선택 데이타 Qn에 기초한 선단부 전이 정보 TFn의 논리 레벨에 대응하여 변화하는 출력 데이타는 제1D 플립플롭 회로의 출력 Q1으로부터 얻어지며, 중앙-비트셀 전이정보 TCn에 따라 논리 레벨이 변화는 출력은 제2D 플립플롭 회로의 출력 Q2에서 얻게 된다.
또한, 선택 데이타 Qn+1의 선단부 전이정보 TFn+1에 따라 논리 레벨이 변화하고 제2D플립플롭 회로의 출력에 대응하는 출력은 제3D플립플롭 회로의 출력 Q3에서 얻게되며, 선택 데이타 Qn+1의 중앙-비트셀 전이 정보 TCn-1에 따라 논리 레벨이 변화하고, 대응하는 출력은 익스클루시브 OR회로(55)의 출력으로부터 얻게 된다.
익스클루시브 OR회로(55)의 출력과 게이트 회로(51)의 제1, 제2 및 제3D플립플롭을 회로의 출력은 익스클루시브 OR 회로(56,57,58 및 59) 각각의 한 입력 공급되고, 상기 익스클루시브 OR 회로들의 다른 입력으로 게이트 회로(52)의 제4D플립플롭 회로의 출력이 제공된다. 익스클루시브 OR 회로(56,57,58 및 59)의 출력은 제4D플립플롭 회로(52)의 입력(D1, D2, D3 및 D4)에 각각 공급된다. 제1, 제2, 제3 및 제4D플립플롭 회로의 출력은 병렬 M2데이타 Mn1, Mn2, Mn+11 및 Mn+12로서 병렬/직렬 변환 회로(3)에 전송된다.
결과적으로, 병렬 M2데이타 Mn+12의 논리 레벨은 1 클럭 주기전의 제4D플립플롭 회로에서 출력하는 병렬 M2데이타 Mn1, Mn2, Mn+11 및 Mn+12의 논리 레벨에 대응하지만 이들의 논리 레벨은 게이트 회로(51)의 제1, 제2, 제3 및 제4플립플롭 회로의 출력과 게이트 회로(55)의 출력에 의존하여 반전된다.
그래서, NRZ 데이타 DN을 제1, 제2 및 제2조건에 따라 M2데이타 DMN으로 변환시키고 또한 1클럭 주기를 전반부 및 후반부로 분할함으로써 2비트의 M2데이타 DMM를 4비트로 표시하는 병렬 M2데이타 Mn1, Mn2, Mn+11 및 Mn+12가 MRZ 데이타 DN의 클럭 신호 CK의 1/2, 즉 분할된 주파수 클럭 신호 CK2의 타이밍에서 출력된다.
그러므로, C-패턴 검출 회로(16), 인코더 회로(17) 및 데이타 변환 회로(50)는 선택 데이타 Qn-1Qn+2를 참조하여 선택 데이타 Qn및 Qn+1을 소정 M2코드의 병렬 데이타로 변환시키는 코드 변환 회로로서 작동한다.
병렬/직렬 변환 회로(3)는 분배된 주파수 클럭 신호 CK2의 타이밍에서 병렬 M2데이타 Mn1, Mn2, Mn+11 및 Mn+12를 판독하고, 그후에 NRZ 데이타 DN의 클럭 신호의 상승 및 하강의 타이밍에서 M2데이타 DMM으로서 병렬 M2데이타 Mn1, Mn2, Mn+11 및 Mn+12를 출력한다.
상기 기술된 장치에 따라서, 직렬 데이타로 형성된 NRZ 데이타는 병렬로 처리된 코드 변환이 되도록 우선 병렬 데이타로 변환되고 이에 따라, M2데이타를 얻기 위하여 다시 직렬 데이타로 변환시킨다. 이에 따라 입력 데이타의 클럭 주파수의 1/8 및 1/2의 느린 속도로 데이타를 병렬로 처리하는 것이 가능하게 한다.
실제로, PAL 시스템에서, 디지탈 VTR의 160MHz 클럭 주파수가 데이타 래치 회로(4)에서 요구될시에, 본 발명에 따른 회로는 클럭 신호 CK(본 발명에서 입력 데이타의 클럭 주파수는 80MHz)의 1/8인 10MHz의 타이밍에서 작동될 수 있다.
선택기 회로(8), C-패턴 검출 회로(16), 인코더 회로(17) 및 데이타 변환 회로(50)는 분배된 주파수 클럭 신호 CK2의 타이밍에서 작동하는데, 그래서 요구된 클럭 주파수는 40MHz이다.
NRZ 데이타가 연속으로 8-비트 데이타에 끼어드는 경우가 상기 기술된 실시예에서 언급되었지만, 본 발명은 상기 데이타가 16-비트 데이타에 끼어드는 것에도 제한받지 않는다.
상기 언급된 실시예에서, 연속적으로 2비트 인터벌로 이동된 4비트의 선택 데이타 Qn-1, Qn, Qn+1및 Qn+1가 연속적 병렬 처리로 분리된 8비트 병렬 데이타에서 선택된 경우를 언급하였지만, 본 발명은 예를 들면, 2비트 인터벌로 연속 이동된 6비트의 선택 데이타를 끄집어내서 4비트의 선택 데이타가 동시에 병렬로 처리되는 것에 제한받지 않는다.
지금부터 디지탈 코드 복조 회로는 제13 내지 17도를 참조로 기술한다.
M2데이타 DMM은 제1, 제2 및 제3조건에 따라 NRZ 데이타 DN의 복조에 의해 얻어진다. 제1 및 제2조건이 고려될 때, NRZ 데이타 DN에 대한 M2데이타 DMM의 복조는 M2데이타 DMM을 2비트 섹션으로 분배하고(이후부터 상기 섹션은 윈도우라 칭함), 상기 분배된 두 비트의 익스클루시브 논리합을 얻게 하여서 수행된다.
그러나, 제3조건이 제1 및 제2조건에 부가되는 경우에, NRZ 데이타 DN에서 1, 1, 0(예를 들면 패턴 C)의 논리 패턴이라 가정하면, 중심의 논리 1의 NRZ 데이타 DN이 변조될 때 논리 레벨이 반전되는 것이 금지되며, M2데이타 DMM이 NRZ 데이타 DN의 복조될 때, 처리되는 M2데이타 DMM이 NRZ 데이타 DN의 패턴 C에서 변조된 데이타 인지 아닌지를 정확하게 검출하여야 한다.
이제부터, M2데이타 DMM은 우측 윈도우라 가정한다. MRZ 데이타 DN이 패턴 C에서 최종 3비트로부터 변조된 M2데이타 6비트(이후부터 상기 비트는 C-패턴 엔드(end)로 칭함)는 논리 0, 1, 1, 1, 1, 1 또는 논리 1, 0, 0, 0, 0의 두 형태의 비트 트레인중 한 형태이다. NRZ 데이타 DN에 대한 M2데이타 DMM의 보정 복조는 NRZ 데이타 DN를 복조하는 동안에 논리 1을 중심 두 비트로 만들므로써 조건없이 성취된다.
우측 윈도우를 고정하기 위하여, 논리 1, 0, 1에서 비트열이 NRZ 데이타 DN에 나타나는 경우를 주의해야 한다. 즉 NRZ 데이타 DN이 패턴 C인 경우를 제외하고, NRZ 데이타 DN의 비트열에서 세 비트가 논리 1, 0, 1이라면, 그때 NRZ 데이타 DN은 M2데이타 DMM으로 변조되고, M2데이타 DMM의 6비트의 대응하는 열은 논리 1, 0, 0, 0, 0, 1이라든지 또는 논리 0, 1, 1, 1, 1, 0이 된다. 상기 경우가 윈도우 고정의 단지 한 방식이기 때문에, 윈도우 고정은 M2데이타 DMM에서 6비트의 상기 열을 검출함으로써 갱신할 수 있다.
윈도우 고정의 갱신은 다음의 방식에서 실행된다. 즉, 예를들면, M2데이타 DMM의 6비트가 비트열이 QM0, QM1, QM2, QM3, QM4 및 QM5로 표시될 때, 인접하는 두개의 익스클루시브 논리합, 예를 들면, QM0와 QM1, QM1와 QM2, QM2와 QM3, QM3와 QM4, QM4와 QM5가 얻어지고 이것에 의해 5-비트 출력 데이타 G1, G1, G2, G3 및 G4가 제공된다. 이들이 논리 1, 0, 0, 0, 1일때 출력 데이타 G0, G2 및 G4는 NRZ 데이타 DN으로서 얻어진다.
상기 언급한 바와같이, M2 데이타 DMM의 6비트는 윈도우 검출과 C-패턴 검출을 실행하는데 필요하다. 예를 들면, NRZ 데이타 DN의 한 비트에 대한 M2데이타 DMM의 QM2 및 QM3의 두 비트를 복조하기 위하여, M2데이타 DMM의 6비트, 예를 들면, QM0, QM1, QM2, QM3, QM4 및 QM5가 필요하다. 그러므로, NRZ 데이타 DN의 두 비트에 대해 M2데이타 DMM의 4비트를 정확하게 복조하기 위해, M2데이타 DMM의 9-비트, 예를 들면 QM0 내지 QM8는 보정되지 않는 윈도우 고정을 검사할 필요가 있을때 요구된다.
즉, 예를 들면, 4비트의 M2데이타 QM2, QM3, QM4 및 QM5가 NRZ 데이타 DN의 두 비트를 얻기 위해 복조될 때, M2데이타 DMM의 QM2과 QM3의 조합과 QM5의 조합으로부터 복조된 NRZ 데이타 DN, QA 및 QB나 또는 M2데이타 DMM의 QM3와 QM4의 조합과 QM5와 QM6의 조합으로부터 복조된 NRZ 데이타 ND, QC 및 QD는 윈도우 고정의 보정에 따라 선택적으로 사용된다.
여기에서, M2데이타 QM0-QM5는 NRZ 데이타 QA를 얻기 위해 사용되고, M2데이타 QM2 내지 QM7은 NRZ 데이타 QB를 얻기 위해 사용되며, M2데이타 QM1 내지 QM6는 NRZ 데이타 QC를 얻기 위해 사용되고, M2데이타 QM3 내지 QM8은 NRZ 데이타 QD를 얻기 위해 사용된다. 그래서 M2데이타 DMM의 각각의 6비트를 사용함으로써, C-패턴 검출과 윈도우 검출은 실행되고 보정 NRZ 데이타 DN도 얻게 된다.
상기 기술된 바와 같이, C-패턴 단부에서 M2데이타 DMM은 논리0, 1, 1, 1, 1, 1이거나 또는 논리 1, 0, 0, 0, 0, 0이며, 여기에서 결합 비트의 익스클루시브 논리합이 얻어진다면, 논리 레벨 1, 0, 0, 0, 0의 한 조합이 얻어진다.
그러므로, M2 데이타 QM0 내지 QM8의 9비트-QM0와 QM1, QM1과 QM2, QM2와 QM3, QM3와 QM4, QM4와 QM5, QM5와 QM6, QM6와 QM7, QM7와 QM8에서 결합 비트의 익스클루시브 논리합의 출력을 가짐으로써, 출력 데이타 G0, G1, G2, G3, G4, G5, G6 및 G7으로 나타나고, NRZ 데이타 Q가 얻어질 때, 출력 데이타 G0, G1, G2, G3 및 G4의 비트열이 논리 1, 0, 0, 0, 0이라면, NRZ 데이타 QA는 C-패턴 엔드가 되게 결정되고 NRZ 데이타 QA의 논리 레벨은 논리 1로 고정된다. NRZ 데이타 QB가 얻어질 때, 출력 데이타 G2, G3, G4, G5 및 G6의 비트열이 논리 1, 0, 0, 0, 0이라면, NRZ 데이타 QB는 C-패턴 엔드가 되게 결정되며 NRZ의 논리 레벨은 논리 1로 고정된다. 같은 방식으로 NRZ 데이타 QC 또는 QD가 얻어질 때 비트 G1 내지 G5 또는 G3 내지 G7의 열이 논리 1, 0, 0, 0, 0이라면, 이들은 C-패턴 엔드가 되게 결정되며 NRZ 데이타 QC 또는 QD는 논리 1로 고정된다.
전술된 바와 같이, 보정 윈도우 고정은 논리 1, 0, 1의 조합이 NRZ 데이타 DN의 비트열을 포함할 때, 다시 말하면, M2데이타 DMM의 6비트 비트열의 결합 비트의 익스클루시브 논리합으로 형성된 5-비트 출력 데이타가 논리 1, 0, 0, 0, 1일때 확실히 검출한다.
그러므로, 출력 데이타 G0-G7으로 나타나는 M2데이타의 9-비트의 결합 비트 QM0 내지 QM8의 익스클루시브 논리합을 갖고 있음으로써, 5비트의 출력 데이타 G0-G4 또는 G2-G6가 논리 1, 0, 0, 0, 1의 조합일 때, NRZ 데이타 QA 및 QB는 NRZ 데이타 DN의 보정 조합으로써 취해지고, 반면에, 출력 데이타 5비트의 출력 데이타 G3-G7 또는 QC(QD가 논리 1, 0, 0, 0, 1의 조합일 때, NRZ 데이타 QC 및 QD는 RZ 데이타 DN의 보정 조합으로 취해진다.
제13를 참조하여, 참조번호(101)는 전체의 디지탈 코드 복조 회로를 나타내며, NRZ 데이타 DN에 대한 기본적인 클럭 CK의 상승 및 하강의 타이밍에서 얻어진 직렬 데이타인 입력 M2데이타 DMM은 직렬/병렬 변환 회로(102)에서 NRZ 데이타 DN에 대한 기본적인 클럭 CK를 2로 분할함으로써 형성된 제1클럭 CK2의 상승의 타이밍에서 제공된 4비트 M2데이타 M0, M1, M2 및 M3로 변환된다.
M2데이타 M0, M1, M2 및 M3는 입력 데이타 래치 회로(103), 데이타 복조 회로(104), C-패턴 검출 회로(105) 및 윈도우 검출 회로(106), 데이타 선택 회로(107) 및 시프트 회로(108)를 통해 이동하는 동안에 NRZ 포맷에 따라 병렬의 두 비트 블록으로 처리된다. 그러므로, 제1클럭 CK2, 즉, 여덟 비트 NRZ0, NRZ1,…NRZ6, NRZ7의 네 주기동안 NRZ 데이타는 출력 데이타 래치 회로(109)에서 래치되며, 마지막으로 상기 데이타는 기본 클럭 CK의 상승 타이밍때 제공된 직렬 데이타의 형태로 NRZ 데이타 DN를 만들도록 병렬/직렬 변환 회로(110)에서 복조된다.
입력 데이타 래치 회로(103) 및 데이타 복조 회로(104)는 제14도에서 더 상세히 도시된다. 입력 데이타 래치 회로(103)는 제1클럭 CK2의 상승과 동시에 제14-비트 래치 회로(131)의 입력 병렬 데이타, 즉 M2데이타 M0, M1, M2 및 M3를 래치하고, 제1클럭 CK2의 연속 상승과 동시에 제2의 4-비트 래치 회,로(132)의 제1래치 회로(131)의 출력을 래치하며, 또한 제1클럭 CK2의 다음 상승과 동시에 제3의 4-비트 래치 회로(133)의 제2래치 회로(132)의 제4출력 Q3를 래치한다.
이로써, 입력 데이타 래치 회로(103)는 제2 및 제3래치 회로(132 및 133)에서 이미 래치된 5비트의 M2데이타와 함께 래치 회로(131)의 4비트 래치 출력가 Q0, Q1, Q2 및 Q3을 모두 9비트의 병렬 데이타 QM0, QM1, QM2, QM3, QM4, QM5, QM6, QM7 및 QM8로 하여 데이타 복조 회로(104)로 전송한다.
데이타 복조 회로(104)는 입력 데이타 래치 회로(103)에서 수신된 9비트 병렬 데이타 QM0, QM1,…, QM7, QM8에 합쳐지는 비트의 익스클루시브 논리합을 얻기 위하여 래치 회로(131, 132 및 133)의 출력을 수신하도록 접속된 다수의 익스클루시브 OR 게이트(140 내지 147)를 구비한다. 그리하여 익스클루시브 OR게이트(140 내지 147)의 각 출력으로서 복조된 8비트 데이타 G0, G1, G2, G3, G4, G5, G6 및 G7을 제공하게 된다.
제15도에 도시된 C-패턴 검출 회로(105)는 데이타 복조 회로(104)에서 수신된 8-비트의 복조 데이타 G0 내지 G7중의 복조 데이타 G0 내지 G4로 구성된 5비트 병렬 데이타를 이용하여 M2데이타 QM2 및 QM3로부터 복조 데이타 G2가 C-패턴 엔드(C-pattern end)에서 중심 비트인지 아닌지를 판단한다. 중심 비트인 것으로 판단되면, NRZ 데이타 OA의 논리 레벨은 논리 1로 세트되며, 그렇지 않으면 복조 데이타 G2는 NRZ 데이타 QA로서 출력된다.
복조 데이타 G0 내지 G4중의 복조 데이타 G1, G2 및 G3는 인버터(151A,152A 및 153A)를 각기 통과하여, 복조 데이타 G0와 함께 제1NAND 게이트(154A)에 입력되고, 게이트(154A)의 출력은 복조 데이타 G4와 함께 OR 게이트(155A)의 입력으로 입력된다. OR 게이트(155A)의 출력은 인버터(152A)의 출력과 함께 NAND 회로(156)의 입력으로 각각 공급된다.
그리하여, 복조 데이타 G0, G1, G2, G3 및 G4의 비트가 논리 1, 0, 0, 0, 0일때(즉, 상기 비트가 C-패턴 엔드일 때), NRZ 데이타 QA 논리 0가 되며 그렇지 않으면 논리 0이 된다. 그러므로, 복조 데이타 G0 내지 G4가 C-패턴 엔드에 대응할 때 제2NAND 회로(156A)의 출력 QA은 복조 데이타 G2의 논리 레벨에 관계없이 논리 0이 되며, 그렇지 않으면 출력 QA은 복조 데이타 G2의 논리 레벨과 동일한 논리 레벨을 취한다. 이 방법에서, 복조 데이타 G2에 대한 C-패턴 엔드 검출의 결과는 NAND 회로(156A)의 출력 단자에서 얻어지며, 데이타가 C-패턴 엔드에 대응하는 경우에는 NRZ 데이타는 항상 논리 1로 얻어진다.
복조 데이타 G3, G4 및 G5에 대하여 제15도에 도시된 바와같이, C-패턴 엔드 검출은 상술된 장치와 유사한 회로 장치에서 수행된다(이들은 각기 “B”,“C” 및 “D” 로 변환된 복조 데이타 G2용 회로 장치내에 대한 최종 참조문자 “A”로 도시된다). 데이타가 C-패턴 엔드에 대응하면, NRZ 데이타 QB, QC 또는 QD는 논리 1로 얻어진다.
제16도에 도시된 바와 같은 윈도우 검출 회로(106)는 복조 데이타 G1 내지 G4 또는 G2 내지 G6가 각각 논리, 1, 0, 0, 0, 0일때만 제1윈도우 검출 출력 WAM를 논리 1로 출력하며 복조 데이타 G1 내지 G5 또는 G3 내지 G7이 각기 논리 1, 0, 0, 0, 0일때만 제2윈도우 검출 출력 WAB 및 WCD은 동일한 시간에서 논리 1로 되지 않도록 하는 방법으로, 입력 조건에 의존하여 발생된다.
이를 성취하기 위하여, 복조 데이타 G1, G2 내지 G3 는 인버터(161A,162A 및 163A)를 통과하여, 복조 데이타 G0와 함께 제1NAND 회로(165A)와 각 입력으로 입력되며 회로(165A)의 출력은 인버터(164A)를 통과한 복조 데이타 G4와 함께 OR 게이트 회로(166A)의 각 입력으로 공급된다. OR 게이트 회로(166A)의 출력은 NAND 회로(167AB)의 한 입력으로 공급된다.
그리하여, OR회로(166A)의 출력은 복조 데이타 G0, G1, G2, G3, 및 G4가 각기 논리 레벨 1, 0, 0, 0. 0일때만 0레벨로 된다.
복조 데이타 G2 내지 G6는 (“B”로 변화된 대응부분에 대하여 마지막 참조 문자로 도시된) 유사 회로 장치에 의해 다루어진다. 그리하여 제20R 회로(166B)의 출력은 복조 데이타 G2, G3, G4, G5 내지 G6가 각기 논리 레벨 1, 0, 0, 0, 0 일때만 0레벨로 되며 그 출력은 NAND 회로(167AB)로 공급된다.
그리하여, NAND 회로(167AB)의 제1윈도우 검출 출력 WAB는 OR 회로(166A 또는 166B)의 출력이 논리 0 일때만 1레벨로 된다.
제2윈도우 검출 출력 WCD는 복조 데이타 G1, G2, G3, G4 및 G5 또는 G3, G4, G5, G6 및 G7이(각기 “C” 및 “D”로 변화된 대응부분에 대하여 마지막 참조 문자로 도시된) 유사 회로 장치에 의해 처리된 것으로서, 각기 논리 레벨 1, 0, 0, 0, 1일때 1레벨로 된다.
제17도에 도시된 데이타 선택 회로(107)는 4-비트 구조의 래치 회로(171), JK 플립플롭 회로 구조의 선택 회로(172) 및 스위칭 회로(173)로 구성된다.
래치 회로(171)는 C-패턴 검출 회로로부터 4-비트의 NRZ 데이타 QA, QB, QC 및 QD를 수신하며 제1클럭 CK의 상승 타이밍때 4비트의 NRZ 데이타 QA, QB, QC 및 QD를 스위칭 회로(173)로 출력한다.
윈도우 검출 회로(106)에서 입력된 제1 및 제2윈도우 검출 출력 WAB 및 WCD에 의거하여, 선택 회로(172)는 제1 및 제2 선택 신호 SAB 및 SCD를 발생하며 래치 회로(171)와 동일한 타이밍때 이들 신호를 스위칭 회로(173)의 선택 단자 S0 및 S1으로 출력한다.
즉, 제1윈도우 검출 출력 WAB가 논리 1이고 제2윈도우 검출 출력 WCD가 논리 0이면 제1선택 신호 SAB는 논리 1로 되고 제2선택신호 SCD는 논리 0이 되며, 반면에 제1윈도우 검출 출력 WAB이 논리 0이고 제2윈도우 선택 출력 WCD가 논리 0이면, 제1선택 신호 SAB는 논리 0이 되고 제2선택 신호 SCD는 논리 1로 된다.
제1 및 제2 윈도우 검출 출력 WAB 및 WCD가 모두 논리 0이면, 제1 및 제2선택 신호 SAB 및 SCD는 이 이전 논리 레벨을 유지한다.
디지탈 코드 복조 회로(101)가 그 작동을 시작한 이후 제1 및 제2윈도우 검출 출력 WAB 및 WCD가 모두 논리 0이면, 선택기 회로(172)는 논리 1의 선택 신호 SAB 및 논리 0의 제2선택 신호 SCD를 초기값으로 발생한다.
선택 단자 S0 및 S1으로 입력된 제1 및 제2선택 신호 SAB 및 SCD의 논리 레벨에 따라 스위칭 회로(173)는 제1선택 회로 SAB가 논리 1일때, 제1 및 제2입력 단자 D0 및 D1으로 입력된 NRZ 데이타 QA 및 QB가 제1 및 제2출력 단자 Q0 및 Q1에서 출력되도록 작동하며, 반면에 제1선택 신호 SCD가 논리 1일때, 제3 및 제4입력 단자 D2및 D3로 입력된 NRZ 데이타 QC 및 QD가 제1 및 제2출력 단자 Q0 및 Q1으로부터 출력되도록 작동한다.
그리하여, 데이타 선택 회로(107)에서 우측 윈도우에 있는 NRZ 데이타 QC 및 QD 또는 QA 및 QB중 어느 하나가 4비트의 MRZ 데이타 QA, QB, QC, QD로부터 선택되며 윈도우 검출 회로(106)로부터의 제1 및 제2윈도우 검출 출력 WAB 및 WCD에 따라 상기 선택된 데이타가 시프트 회로(108)에 출력된다.
시프트 회로(108)는 스위칭 회로(173)에 제1출력 단자 Q0에서 출력된 제1출력 데이타 QX가 입력되는 제1시프트 레지스터(181) 및 제2출력 단자 Q1에서 출력된 제2출력 데이타 QY가 입력되는 제2시프트 레지스터(182)로 구성된다.
4비트 시프트 레지스터로 구성된 제1 및 제2시프트 레지스터(181 및 182)는 제1 및 제2출력 데이타 QX 및 QY가 레지스터(181 및 182)로 입력되는 제1클럭 CK2의 상승 타이밍때 시프팅 작동을 행하며, 4비트 각각이 시프트 레지스터(181 및 182)의 각각으로 입력되는 타이밍때 병렬 데이타 QX0, QX1, QX2, QX3 및 병렬 데이타 QY0, QY1, QY2, QY3를 출력 데이타 래치 회로(109)의 제1 및 제2래치 회로(191 및 192)로 각기 출력한다.
제1시프트 레지스터(181)의 출력단자 Q0, Q1, Q2 및 Q3는 제1래치 회로(191)의 입력 단자 D0와 D2 및 제2래치 회로(192)의 입력 단자 D0 및 D2에 각기 접속되며, 반면에, 제2시프트 레지스터(182)의 출력단자 Q0, Q1, Q2 및 Q3는 제1래치 회로(191)의 입력 단자 D1와 D3 및 제2래치 회로(192)의 입력단자 D1 및 D3에 각기 접속된다.
그리하여, 제17도에 도시된 장치에서, 직렬/병렬 변환 회로(102)를 통과하고 제1클럭 CK의 상승 타이밍과 동시에 입력된 직렬 형태의 M2데이타 DMM에서 제공된 M2데이타 M0, M1, M2 및 M3는 제1클럭 CK2의 타이밍때 병렬로 순차 처리되어 2비트의 NRZ 데이타 QX 및 QY가 얻어지며, 얻어진 데이타는 제1클럭 CK8의 상승 타이밍과 동시에 래치되도록 시프트 레지스터(108)를 통하여 출력 데이타 래치 회로(109)로 전송되며, 이에 의해 8비트 병렬 데이타 NRZ0 내지 NRZ7으로 구성된 NRZ 데이타가 얻어지며, 병렬/직렬 변환 회로(110)를 통과한 이후 얻어진 데이타는 직렬 형태의 NRZ 데이타 DN으로 변환된다.
상기 기술된 장치에 따라, 직렬 데이타로서 입력된 M2데이타 DMM는 먼저 코드 변환을 위해 병렬로, 즉 동시에 처리되도록 병렬 데이타로 변환된 후 다시 직렬 데이타로 변환되어 NRZ 데이타 DN가 얻어지며, 이에 의해 NRZ 데이타 DN의 클럭 주파수의 1/2 및 1/8만큼 느린 처리 속도로 데이타를 병렬 처리하는 것이 가능하다.
실제로, PAL 시스템내 디지탈 VTR과 함께 사용하기 위한 입력 데이타 래치 회로(103)에서는 160MHz클럭 주파수가 요구되는 반면, 본 발명에 따른 회로는 클럭 신호 CK(본건에서는 NRZ 데이타의 클럭 주파수는 80MHz 임)의 반인 클럭 CK2, 즉 40MHz 등의 타이밍에서 작동될 수 있다.
유사하게, 클럭 신호 CK2의 타이밍에서 작동하는 시프트 회로(108) 및 데이타 선택 회로(107)의 클럭 주파수는 40MHz이다.
클럭 신호를 8로 분할함으로써 얻어진 클럭 신호 CK8의 타이밍으로 작동하는 출력 데이타 래치 회로(109)에서 요구된 클럭 주파수는 10MHz이다.
비록 M2데이타가 연속하여 4비트 데이타로 분할된 경우가 상기 실시예에서 설명되었을지라도, 본 발명은 이것으로만 제한되는 것은 아니고 그 데이타를 8비트 데이타로 나누는 것도 실행될 수 있다.
더우기, 본 발명이 디지탈 VTR의 디지탈 코드 변조 및 복조 회로로 응용되는 경우가 상기 실시예에서 설명되었지만, 본 발명은 그것으로 제한되는 것이 아니며, PCM(펄스 코드 변조) 변조 및 복조 회로와 같은 다른 변조 구성에도 폭넓게 응용될 수 있다.
또한 본 발명이 M2포맷에 대한 디지탈 코드 변조 및 복조 회로로 응용되는 경우가 상기 실시예에서 설명되었지만, 본 발명은 그것으로 제한되는 것은 아니며 MFM 포맷에 대한 디지탈 코드 변조 및 복조 회로와 같은 다른 변조 구성에도 폭넓게 응용될 수 있다.
제18도는 변조기 회로를 도시하고 있다. 제3, 5 및 9도의 회로에서, “0” 과 “0”사이에 전이가 발생되도록, Qn-1의 상태를 검출함으로써 Qn의 정면 엣지에서 전이가 발생된다. 제2실시예에서는 “0”과 “0” 사이에 동일하나 전이가 발생되도록 Qn+1의 상태를 검출함으로써 Qn의 후부 엣지에서 전이가 발생된다. Qn-1은 회로에 사용되지 않기 때문에 논리 회로의 수는 감소된다.
상기 기술된 본 발명에 따라서, 연속적으로 인입하는 직렬 데이타는 병렬로, 즉, 동시에 처리될 수 있으며, 또한 높은 반복 주파수에서 조차도 입력 데이타는 고속 스위칭 가능한 논리 회로를 이용하지 않고도 쉽게 변조될 수 있다.
그러므로, 디지탈 코드 변환 장치를 갖는 디지탈 VTR내의 병렬 처리 회로는 더 늦은 처리 속도의 논리 회로로 구성될 수 있다. 그러므로 ELC 디지탈 회로를 이용함으로써 구성이 가능해지는 부분은 본 발명에 따라 CMOS 집적 회로를 사용하여 구성될 수 있다.
그 결과, 전력 소비가 크게 감소되며, 따라서 예로, CMOS 집적 회로에 집적된 전체 병렬 회로 부분을 갖는 것이 가능해진다. 그렇게 함으로써, 저전력 소비 및 소형이고 간단하며 경제적 구성의 디지탈 VTR이 쉽게 얻어질 수 있다.
비록 본 발명이 양호한 실시예에 관하여 도시되고 서술되었을지라도, 본 발명의 기술분야에 숙련된 자는 본 발명의 사상 및 범위내에서 다양한 변화 및 변경을 할 수 있음은 명백하다.

Claims (6)

  1. 디지탈 코드 변환 장치에 있어서, 직렬 데이타로 형성된 입력 데이타를 수신하고 소정 클럭 주기에서 상기 입력 데이타를 소정 비트로 차례로 시프트되는 병렬 데이타로 변환시킴으로써, 병렬 데이타 출력이 전후 클럭 주기에서 소정 비트로 중복된 데이타를 가지는 병렬 데이타를 출력하는 직렬/병렬 변환기 수단과, 상기 병렬 데이타의 상기 소정 비트로 중복된 데이타를 검출하여, 상기 병렬 데이타를 소정 포맷을 갖는 병렬 데이타로 변환시키는 코드 변환 수단과, 상기 코드 변환 수단을 통하여 얻어진 상기 포맷된 병렬 데이타를 직렬 데이타로 변환시키는 병렬/직렬 변환 회로를 구비하는 것을 특징으로 하는 디지탈 코드 변환 장치.
  2. 디지탈 코드 변환 장치에 있어서, 직렬 데이타로 형성된 입력 데이타를 수신하여 이 입력 데이타를 소정 클럭 주기에서 소정 비트로 시프트되는 제1병렬 데이타로 변환시킴으로써, 전후 클럭 주기에서 제1병렬 데이타에 소정 비트로 중복된 데이타를 가지는 제2병렬 데이타를 출력하는 제1직렬/병렬 변환기 수단과, 상기 제 2병렬 데이타에 기초하여 제3병렬 데이타를 얻고 상기 제3병렬 데이타내에 소정 비트로 형성된 제4병렬 데이타를 출력시키는 코드 변환 수단과, 소정 비트로 상기 제4병렬 데이타를 시프트 시켜 제5병렬 데이타를 얻고 상기 제5병렬 데이타를 직렬 데이타로 변환시키는 제2데이타 변환수단을 구비하는 것을 특징으로 하는 디지탈 코드 변환 장치.
  3. 디지탈 코드 변환 장치에 있어서, 직렬 데이타로 형성된 입력 데이타를 수신하여 상기 입력 데이타를 소정 클럭 주기에서 소정 비트로 시프트되는 제1병렬 데이타로 변환시킴으로써, 전후 클럭 주기에서 제1 병렬 데이타에 소정의 비트로 중복된 데이타를 가진 제2병렬 데이타를 출력하는 제1직렬/병렬 변환 수단과, 상기 제2병렬 데이타를 제3병렬 데이타로 변환시키고, 상기 제3병렬 데이타를 사용하여, 제3병렬 데이타내에 소정 비트로 형성된 제4병렬 데이타를 출력하는 코드 변환 수단과, 소정 비트로 제4병렬 데이타를 시프트시켜 제5병렬 데이타를 얻는 제2데이타 변환 수단과, 제5병렬 데이타를 직렬 데이타로 변환시키는 병렬/직렬 변환기를 구비하는 것을 특징으로 하는 디지탈 코드 변환 장치.
  4. 디지탈 코드 변조 장치에 있어서, 순차적으로 수신된 직렬 데이타로 형성된 입력 데이타를 전후 병렬 데이타에서의 참조를 위한 입력 데이타를 각각 가지는 형태의 병렬 데이타로 변환시키는 직렬/병렬 변환기 수단과, 상기 병렬 데이타를 코드 변환하여 입력 데이타를 병렬로 변조하는 변조 수단을 구비하는 것을 특징으로 하는 디지탈 코드 변환장치.
  5. 디지탈 코드 변환 방법에 있어서, 직렬로 형성된 입력 데이타를 수신하는 단계와, 상기 입력 데이타를 소정 클럭 주기에서 소정 비트로 차례로 시프트되는 병렬 데이타로 변환시킴으로써, 전후 클럭 주기에서 소정 비트로 중첩된 데이타를 가지는 병렬 데이타를 출력하는 단계와, 상기 소정 비트로 중첩된 데이타를 검출하는 상기 병렬 데이타를 상기 포맷을 가지는 병렬 데이타로 변환시키는 단계와, 상기 포맷된 병렬 데이타를 직렬 데이타로 변환시키는 단계를 구비하는 것을 특징으로 하는 디지탈 코드 변환 방법.
  6. 디지탈 코드 변환 방법에 있어서, 직렬 데이타로 형성된 입력 데이타를 수신하는 단계와, 상기 입력 데이타를 소정 클럭 주기에서 소정 비트로 병렬 데이타로 변환시키는 단계와, 전후 클럭 주기에서 소정 비트로 중복된 데이타를 가지는 제2병렬 데이타를 출력시키는 단계와, 상기 제2병렬 데이타를 제3병렬 데이타로 변환시키는 단계와, 제3병렬 데이타를 사용하여, 제3병렬 데이타내에 소정 비트로 형성된 제4병렬 데이타를 출력시키는 단계와, 소정 비트로 제4병렬 데이타를 시프팅하여 제5병렬 데이타를 얻는 단계와, 상기 제5병렬 데이타를 직렬 데이타로 변환시키는 단계를 구비하는 것을 특징으로 하는 디지탈 코드 변환방법.
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